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FPGA 项目使用一种称为 Verilog 的语言，您需要学习它才能理解项目。但是通过此处显示的示例以及其他可用的在线资源，这并不太难。
在之前我们已经聊过乒乓操作的本质，但如果真正要在工程里落地，一个绕不开的问题就是：缓存大小到底该怎么定？
不是所有变量都需要复位 不需要对所有变量进行复位。过度复位会增加硬件资源消耗和功耗，而合理的复位策略是数字电路设计中的重要考量。
图 1：关注延迟（Latency）和带宽效率低下（Bandwidth Inefficiency）
FPGA中的逻辑分析仪可以理解为 “一个被你植入到FPGA芯片内部的、专门用来窥探信号状态的间谍”。
FPGA 和 MCU 结合的开发板不多，而 Pico2‑ICE 则把小巧、灵活和易上手完美结合。搭载 RP2350 双核 RISC-V MCU + Lattic...
我们知道，对于OFDM系统，只要不发生载波间扰(ICI)，即能够保持子波之间的正交性，就能将每一个子载波看做独立的信道。
自从2022年秋天ChatGPT横空出世以来，几乎人人都在尝试提示工程师的工作：找到一种聪明的方式，向大语言模型（LLM）、人工智能图像或视频生成器表达要查询的...
PCIe 是 FPGA 项目中常见且关键的高速接口，许多工程师都希望掌握这项技术。然而，PCIe 的学习门槛并不低，初学者常常被环境配置难题所困扰。
面对数据中心网络性能瓶颈，Open-NIC 项目由 Xilinx 推出，提供了一个开源 FPGA-based NIC 平台，帮助开发者与研究者轻松实现硬件网络加...
利用vivado进行设计xilinx FPGA时，写完设计代码和仿真代码后，点击run simulation（启动modelsim进行仿真）。
大侠好，今天由“82年的程序媛”本媛给大侠带来产品研发经验分享之雷达信号处理：数字下变频，后续本媛还会继续更新产品项目开发心得，学习心得等，欢迎大家持续关注，话...
本篇主要讨论Xilinx FPGA中时钟资源：DCM、PLL、MMCM和CMT相关介绍
但是功能单一，并且需要自己搭建硬件（就是不美观），今天就带来另一个多功能（无线）调试工具-ESP32JTAG。
COE（Coefficient）文件是一种纯文本文件，用于向Xilinx设计工具（如Vivado和ISE）初始化块存储器（Block RAM, BRAM） 或配...
BRAM和Slicem虽然都能存储数据，但它们在结构、特性、适用场景上有着本质的区别，互为补充而非替代。
新冠病毒的肆虐让整个 2020 年笼罩在恐慌之中，戴口罩成了人们外出必备 的“新日常”。新冠病毒主要通过飞沫传播和接触传播，正确选择佩戴口罩，可有效阻隔病毒传播...
（1）最近在看拉扎维的书，写下来这些东西，这也只是我个人在学习过程中的一点总结，有什么观点大家可以相互交流； （2）不断的思考，不断的理解，不断的总结！希望大家...
大侠好，最近本媛比较忙，没有时间更新。时间太长，怕大家忘了我，今天我来了，今天由“82年的程序媛”本媛给大侠带来基于FIR滤波器的带限白噪声的设计，后续本媛还会...
最近刷圈子时，发现很多人都在聊一个有意思的话题——Verilog 防御性编程。 有人说，这就是故意把代码写得天书一样，让公司看不懂，好保住自己的饭碗；也有人觉得...
