DesignCon 2025: Ranovus/联发科/富士康的CPO方案

共封装光学技术通过紧密集成ASIC与光学引擎，显著降低了AI计算中的互连功耗（达75%）与延迟，同时提升I/O密度。在Ranovus和联发科/富士康的这个合作项目中展示的8×800G CPO系统已验证其在信号完整性、热管理和兼容性方面的可行性，为下一代200G及更高速率的光互连奠定了技术基础。随着UCIe等先进封装技术的成熟，CPO有望成为超大规模数据中心与AI集群的核心互连方案。

◆ AI计算驱动下的互连技术革新

随着AI训练模型规模的指数级增长，传统电气互连的带宽与能效瓶颈日益凸显。如图1.1所示，计算硬件（如GPU）的浮点运算能力（FLOPS）增速远超互连带宽，导致计算效率受限于数据传输延迟与功耗。尤其在分布式AI训练中，矩阵分块计算（图1.2）需频繁交换数据，传统可插拔光模块因需Retimer而引入额外功耗（典型值14W，17.5 pJ/bit）和延迟。共封装光学（CPO）技术通过将光学引擎（OE）与ASIC直接集成，可消除中继器，显著降低功耗并提升带宽密度。

本文工作介绍了一种CPO系统，其中基于硅光子微环调制器（MRM）的光引擎围绕支持无重定时光学的ASIC进行共封装。光引擎与协议无关，因此可用于以太网或其他流量类型，如PCIe。

ASIC具有112G - PAM4 - LR SerDes，总带宽为14.4Tbps，其中6.4 Tbps的带宽通过CPO流量传输，其余部分通过前板可插拔光模块传输。这种混合设计在需要CPO的功率效率和可插拔模块的灵活性时，便于CPO的应用。例如，在TOR应用中就是如此。

概念验证（POC）平台考虑了可维护性，8个光引擎可从基板上拆卸。承载ASIC和8个光引擎的基板通过LGA主机插座连接到PCB，因此也可拆卸。主机插座提供良好的信号完整性，以支持112 Gbps PAM4流量，并且这些电气通道符合C2M要求。

◆ CPO关键组件与系统设计

1. 硅光子8×112 Gbps模拟光学引擎（AOE）

◆Odin®8P光学引擎

基于Global Foundries 45SPCLO光电集成工艺，单芯片集成8通道112G PAM4链路(调制器、Driver、PD、TIA都集成在片上)，支持两种激光源：

①集成光源（ILS）：8个片上DFB激光器，功耗3.6W（4.5 pJ/bit）。

②外置光源（ELS）：通过PMF光纤连接OIF标准ELSFP光源，功耗2.25W（2.81 pJ/bit）。

◆微环调制器（RRM）

相比传统行波马赫-曾德尔调制器（TW-MZM），RRM面积仅0.12 mm²（TW-MZM为1.2–2.4 mm²），能效提升至1 pJ/bit，且通道密度更高（间距200–300 μm）。

◆光引擎

光引擎由单片L - EPIC芯片、MCU和通过双面SMT工艺组装在引擎基板上的支持组件组成。引擎基板包括一个400 µm间距的LGA阵列，用于与高性能插座中介层配合使用。盖子用作结构散热器和符合EMI / EMC标准的法拉第笼。激光光源集成在L - EPIC单片器件上，线路侧光发送和接收通道通过带有应力消除的16×（单模光纤）SMF带状光纤模块。AOE封装组件通过间距为400 µm的27×19 mm LGA插座与下一级有机基板进行电气互连。选择该基板尺寸是为了便于未来扩展到12.8 Tbps的容量。需要外部压力和PCBA或基板下方的加强件来连接LGA插座并保持良好的电气接触。

2. CPO基板与机械设计

在这项工作中，Ranovus、联发科和富士康共同设计了包含ASIC和光引擎的系统。

基板尺寸75×75×2.207 mm，支持ASIC（25.64×17.77×0.6 mm，功耗150W）与8个OE(单个功耗4W，总功耗32W)的集成。

关键设计如下：

◆ 双面LGA接口

底部900 μm间距LGA连接主板，顶部8组400 μm间距LGA连接OE，通过弹性压缩机构（工作范围70 μm）确保信号完整性（图2.3）。

◆ 热设计及仿真

定制散热盖（富士康设计）结合独立OE散热片，热仿真显示在45°C环境温度下，OE温度可控制在70°C以内（图2.6）。

◆ 系统协同仿真与信号完整性

1. IBIS-AMI联合仿真模型

◆仿真涵盖ASIC SerDes（7nm FinFET工艺）、CPO基板、LGA插座及OE的光电转换链路（图3.1）。

◆通道损耗分析

ASIC至OE的B2B（Bump-to-Bump）损耗为5–9 dB（@28 GHz），最坏情况BER仍满足400G/800G以太网RS-FEC标准（BER限值7.86e-6），并预留1000倍的BER余量（图3.3）。

◆ 系统集成与测试验证

◆ 机械装配

OE通过LGA插座安装至基板，散热盖与PCB通过弹簧机构均匀施压（图4.2）。

◆链路调优

ASIC SerDes的预加重（Pre/Post Cursor）、CTLE增益及时钟恢复（CDR）参数优化，确保BER达标。

◆ 测试场景

包括ASIC SerDes自环（A）、OE自环（C）、OE间互连（D）及与第三方800G QSFP-DD模块互操作（E）。

◆ CPO系统测试结果 ◆ 光引擎生产测试

Odin®8P光引擎的生产测试在一个配备5nm oDSP的参考平台上进行，包括使用SSPRQ模式进行光发射机合规性测试，参考400GBASE-DR4中的接收端定义，即均衡器为带宽26.5625GHz的5抽头前馈均衡器（FFE）；以及使用PRBS31Q模式进行直接光回环误码率测试。自环的BER都小于8e-10。

◆ CPO系统背对背链路性能测试

Odin®8P-ILS(片上光源)和Odin®8P-ELS(外置光源)在系统中的典型功耗分别为4.5pJ/b和2.8pJ/b，这种差异主要源于片上分布式反馈（DFB）激光器的功耗。不知道片上光源是不是还用Flip chip工艺做的，为了去掉隔离器增大了耦合损耗导致功耗偏高，理论上用定制激光器和倏逝波耦合的方案应该性能会更好一些。

光引擎的光发射机与ASIC主机SerDes协同优化，以符合IEEE 802.3 100G以太网标准。使用Ranovus制造的外部激光源（4通道，每个保偏光纤功率为13dBm，如图5.5所示）为Odin®8P-ELS光引擎提供光信号。

使用PRBS31Q模式对所有32个双向电-光-电（E-O-E）通道进行了端到端链路性能测试，在固定主机SerDes Tx FIR设置下，典型误码率在2E-10到2E-8之间。该测试结果与第3节中协同仿真预测的性能相符。 ◆ CPO系统与ELSFP及第三方模块的链路测试

使用第三方基于EML的800G-DR8可插拔QSFP-DD模块进行了系统级互操作性测试。在该测试中，CPO系统部署了8个光引擎（4个Odin®8P-ILS和4个Odin®8P-ELS）。

为4个Odin®8P-ELS光引擎提供光信号时，使用了O-Net Technologies提供的符合OIF标准的商用ELSFP模块，其激光波长为1310nm，每根光纤输出激光功率为20dBm。通过1×4保偏光纤分路器（耦合损耗约1dB）将激光源与每个Odin®8P-ELS光引擎的4根保偏光纤相连，使每根光纤的输入光功率约为13dBm。 使用PRBS31Q模式对所有96个双向E-O-E通道进行了端到端链路性能测试，并验证了互操作性。所有96个双向EOE通道的端到端链路性能均符合要求。而且实验中所有64个端口采用固定的主机SerDes Tx FIR设置，而不进行逐端口微调。

◆ CPO系统能效 比较了双向800G以太网链路使用标准光可插拔模块、Odin®8P-ELS和Odin®8P-ILS时的能效。

- 带5nm DSP的可插拔800G模块：典型功耗约14W，功率效率17.5pJ/bit。 - Odin®8P-ELS：ELSFP搭配8个设置为20dBm的DFB激光器；总功耗约7W。每个激光器通过1×4 PM分路器为一个Odin®8P-ELS单元提供光信号，每个ELSFP激光器功耗约0.875W，光引擎典型功耗2.25W，功率效率3.9pJ/bit。 - Odin®8P-ILS：集成8个DFB激光器，光引擎典型功耗3.6W，功率效率4.5pJ/bit。 在光链路性能完全可互操作且可比的情况下，ELS和ILS解决方案与传统面板可插拔模块相比，功耗显著降低3到4倍。

◆ 200G/lane路线图

随着数据速率提升至200G，高能效共封装解决方案的优势更加明显。在更高数据速率下，ASIC与光引擎之间的铜连接长度进一步缩短，这使得共封装架构更具优势。 实现电气接口有两种不同潜在方法： ① 由ASIC的高速SerDes驱动的无重定时（线性）光引擎。 ②光引擎集成高速SerDes，并通过低速宽接口（如BoW或UCIe）与ASIC连接。

图6.1展示了一款23mm宽的ASIC及其两种电气接口选项。左图显示ASIC中集成了高速SerDes（×200G），右图则显示同一ASIC采用UCIe接口（×25G）并搭配先进封装选项。

图6.2展示了当前200G选项在关键指标图上的对比情况。目前所有选项都与“绿色”目标区域存在较大差距。先进的共封装光引擎能够满足这些要求，并助力未来AI计算集群的发展。