前往小程序,Get更优阅读体验!
立即前往
首页
学习
活动
专区
圈层
工具
发布
首页
学习
活动
专区
圈层
工具
MCP广场
社区首页 >专栏 >DDR中的ODT_DDR SDRAM

DDR中的ODT_DDR SDRAM

作者头像
全栈程序员站长
发布于 2022-09-30 03:49:53
发布于 2022-09-30 03:49:53
1.3K0
举报

大家好,又见面了,我是你们的朋友全栈君。

ODT电阻端接

ODT (on-die termination)

裸片终端(ODT)功能允许DRAM通过ODT控制引脚为x4 / x8配置的每个DQ,DQS / DQS,RDQS / RDQS和DM信号打开/关闭终端电阻。对于x16配置,ODT通过ODT控制引脚应用于每个DQ,UDQS / UDQS,LDQS / LDQS,UDM和LDM信号。 ODT功能旨在通过允许DRAM控制器独立地打开/关闭任何或所有DRAM设备的终端电阻来改善存储器通道的信号完整性。 请注意: ACTIVE和STANDBY模式支持ODT功能。 在SELF REFRESH模式下,ODT关闭且不受支持。

ODT的功能描述:

DDR的直流标准

版权声明:本文内容由互联网用户自发贡献,该文观点仅代表作者本人。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如发现本站有涉嫌侵权/违法违规的内容, 请发送邮件至 举报,一经查实,本站将立刻删除。

本文参与 腾讯云自媒体同步曝光计划,分享自作者个人站点/博客。
原始发表:2022年9月9日 下,如有侵权请联系 cloudcommunity@tencent.com 删除

本文分享自 作者个人站点/博客 前往查看

如有侵权,请联系 cloudcommunity@tencent.com 删除。

本文参与 腾讯云自媒体同步曝光计划  ,欢迎热爱写作的你一起参与!

评论
登录后参与评论
暂无评论
推荐阅读
编辑精选文章
换一批
die名词_ddr读写时序
ODT是什么鬼?为什么要用ODT?在很多关于DDR3的博文和介绍中都没有将清楚。在查阅了很多资料并仔细阅读DDR3的官方标准(JESD79-3A)之后,总算有点了头绪,下面来整理整理。
全栈程序员站长
2022/09/30
6860
die名词_ddr读写时序
深入理解DRAM-2:DDR1-DDR4 升级之路
DRAM经过25年发展从早期SDRAM升级到如今数据中心常见DDR4/5(DDR6标准已建立但尚未量产),每代次是如何优化的呢?
数据存储前沿技术
2025/02/11
1780
深入理解DRAM-2:DDR1-DDR4 升级之路
什么是On-die Termination(ODT,片上端接)
高速的数据传输速率和实时功能是电子设备的目标。这些共同的目标推动了电子设备不仅需要高速运行,而且还需要提供快速响应和实时性能,以满足各种应用和行业用户的需求。更高的传输速度、更低的上升时间和更长的传输线成为保持从发射器到接收器的信号完整性的巨大挑战。
AsicWonder
2024/06/18
1.2K0
什么是On-die Termination(ODT,片上端接)
深入理解DRAM(全文·万字30+图)
其中,“数据传输速率”是指每个时钟周期内单个引脚的数据传输速度,而“位宽”则代表了连接到内存控制器的引脚数量。
数据存储前沿技术
2025/02/11
1.4K0
深入理解DRAM(全文·万字30+图)
DDR2 ODT_ddr vtt电压
经常有人会说支持DDR2的主板存在偷工减料的现象。事实上这是由于DDR2内存中使用了一项新的ODT技术,它可以在提高内存信号稳定性的基础上节省不少电器元件(个人想法:ODT会增加功耗的阿)。主板终结是一种最为常见的终结主板内干扰信号的方法。在每一条信号传输路径的末端,都会安置一个终结电阻,它具备一定的阻值可以吸收反射回来的电子。但是目前DDR2内存的工作频率太高了,这种主板终结的方法并不能有效的阻止干扰信号。若硬要采用主板终结的方法得到纯净的DDR2时钟信号会花费巨额的制造成本。
全栈程序员站长
2022/09/30
7280
【第九章 接口分析 下】静态时序分析圣经翻译计划
DDR SDRAM接口可以看作是上一节中所介绍的SRAM接口的一种扩展。就像SRAM接口一样,有两条主要的总线,图9-9说明了DUA和SDRAM之间的总线及其方向。由命令、地址和控制引脚(通常称为CAC)组成的第一条总线将使用以下标准方案:在存储器时钟的一个时钟沿(或每个时钟周期一次)处发送信息。双向总线由DQ(数据总线)和DQS(数据选通脉冲)组成,DDR接口的不同之处就在于双向数据选通DQS。DQS选通脉冲可用于一组数据信号,这使得数据信号(每字节一个或每半字节一个)与选通脉冲的时序紧密匹配。如果时钟是整个数据总线共用的时钟,那么使用时钟信号进行这种紧密匹配可能不可行。双向选通信号DQS可用于读操作和写操作,并且在选通脉冲的两个边沿(下降沿和上升沿,或称双倍数据速率)上都可捕获数据。在SDRAM的读模式期间,DQ总线与数据选通引脚DQS(而不是存储器的时钟引脚)同步,即DQ和DQS从SDRAM中被输出时彼此是对齐的。而对于另一个方向,即当DUA发送数据时,DQS将相移90度。请注意,数据DQ和选通DQS的沿均来自DUA内部的存储器时钟。
空白的贝塔
2021/01/28
7150
【第九章 接口分析 下】静态时序分析圣经翻译计划
译文:DDR4 - Initialization, Training and Calibration
当一个拥有 DRAM 子系统的设备启动时,有几件事需要在 DRAM 进入工作状态之前完成。下图是来自JEDEC specification(DDR4 标准,jedec.org/standards-doc)的状态机,展示出上电之后 DRAM 经历的几个状态。
AsicWonder
2023/09/01
1.1K0
译文:DDR4 - Initialization, Training and Calibration
ddr2 odt_ddr2电压
经常有人会说支持DDR2的主板存在偷工减料的现象。事实上这是由于DDR2内存中使用了一项新的ODT技术,它可以在提高内存信号稳定性的基础上 节省不少电器元件。主板终结是一种最为常见的终结主板内干扰信号的方法。在每一条信号传输路径的末端,都会安置一个终结电阻,它具备一定的阻值可以吸收反 射回来的电子。但是目前DDR2内存的工作频率太高了,这种主板终结的方法并不能有效的阻止干扰信号。若硬要采用主板终结的方法得到纯净的DDR2时钟信 号会花费巨额的制造成本。
全栈程序员站长
2022/09/30
1.5K0
DDR3篇第二讲、MIG电气接口介绍
数据选通,当进行数据读取时,对于DDR3来说是输出,边缘与读取的数据对齐。当进行数据写入时,对于DDR3来说是输入,中心与与写数据对齐。
根究FPGA
2020/06/30
5.3K0
DDR3篇第二讲、MIG电气接口介绍
什么是片上端接校准(On Die Termination Calibration)技术?
随着对于数字系统性能要求的不断提高,对信号完整性的要求也越来越高,从而能够在更高的速率下可靠运行。信号线端接是信号完整性管理中的有用元件,可以在memory外部或memory内部使用。在DRAM器件中加入电阻端接(通常称为片上端接(ODT,On Die Termination))可通过减少片外端接引入的电气不连续性来改善信号传输环境。然而,工艺、电压和温度 (PVT) 的变化会导致 ODT 元件的电阻特性不稳定。
AsicWonder
2024/07/02
2920
什么是片上端接校准(On Die Termination Calibration)技术?
DDR之ODT_ddr3 std
我们知道使用DDRSDRAM的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上,不同的内存模组对终结电路的要求是不一样的,终结电阻的大小决定了数据线的信号比和反射率,终结电阻小则数据线信号反射低但是信噪比也较低;终结电阻高,则数据线的信噪比高,但是信号反射也会增加。因此主板上的终结电阻并不能非常好的匹配内存模组,还会在一定程度上影响信号品质。DDR2可以根据自己的特点内建合适的终结电阻,这样可以保证最佳的信号波形。使用DDR2不但可以降低主板成本,还得到了最佳的信号品质,这是DDR不能比拟的。
全栈程序员站长
2022/09/30
9970
信号完整性基础--反射(二)
a、芯片输出引脚到串联端接电阻的距离应尽可能短,尽量控制在不考虑传输线效应的长度范围内。
工程师说硬件
2022/07/29
2.1K0
信号完整性基础--反射(二)
LPDDR4与LPDDR4X介绍01
总结:就目前各大厂商的产品来看,200ball x32的封装最常用,选型时候注意。
徐师兄
2022/08/29
4.2K0
LPDDR4与LPDDR4X介绍01
FPGA逻辑设计回顾(9)DDR的前世今生以及演变过程中的技术差异
本篇作为有关DDR的相关知识的第一篇,先给出DDR的前生SDRAM以及演变DDR/DDR2/DDR3等的总体概念与区别,后面会细分技术细节。文章参考互联网以及国外各大网站以及文献,水平有限,若有疏漏,还请谅解。注:本文首发易百纳技术社区,FPGA逻辑设计回顾(9)DDR的前世今生以及演变过程中的技术差异[1]
Reborn Lee
2021/03/30
1.5K0
FPGA逻辑设计回顾(9)DDR的前世今生以及演变过程中的技术差异
为什么DDR3/4不需要设置input delay和output delay?
前言:本文章为FPGA问答系列,我们会定期整理FPGA交流群(包括其他FPGA博主的群)里面有价值的问题,并汇总成文章,一方面是希望能帮到不经常看群消息的小伙伴,另一方面也算是我们的技术积累。
猫叔Rex
2023/09/15
3550
为什么DDR3/4不需要设置input delay和output delay?
DDR5 vs DDR4 DRAM – 优势和设计挑战
2021 年,JEDEC 宣布发布 JESD79-5 DDR5 SDRAM 标准,标志着行业向 DDR5 dual-inline memory modules (DIMM) 的过渡。DDR5 内存带来了许多关键的性能提升,以及新的设计挑战。计算系统架构师、设计人员和购买人员都想知道 DDR5 与 DDR4 有什么新功能,以及他们如何充分利用新一代内存。
AsicWonder
2024/03/20
9090
DDR5 vs DDR4 DRAM – 优势和设计挑战
DDR4的DBI功能
通过以上的DBI介绍,其实DBI主要是对硬件有较大的优化,功耗跟信号完整性都有,不过主要还是信号完整性。
徐师兄
2022/08/29
1.6K0
DDR4的DBI功能
Zynq PL DDR4读写测试工程
基于XCZU21DR-2FFVD1156E开发,本文介绍对PL DDR4的读写操作,代码全部经过上板测试。
黑马Amos
2023/03/21
1.5K0
Zynq PL DDR4读写测试工程
深入理解DRAM-3:DDR5
DDR5引入了DIMM上的电压调节(Back side: on-DIMM voltage regulation),以减少电源轨上的噪声(Noise reduction improves data integrity),从而提高输入灵敏度(Noise on the voltage rails results in reduction of input sensitivity)。图中还包含了一个内部电路图,显示了PMIC如何连接到电压轨上。
数据存储前沿技术
2025/02/11
3180
深入理解DRAM-3:DDR5
Virtex7 Microblaze下DDR3测试
这篇文章我们讲一下Virtex7上DDR3的测试例程,Vivado也提供了一个DDR的example,但却是纯Verilog代码,比较复杂,这里我们把DDR3的MIG的IP Core挂在Microblaze下,用很简单的程序就可以进行DDR3的测试。
猫叔Rex
2020/06/30
1.4K0
Virtex7 Microblaze下DDR3测试
相关推荐
die名词_ddr读写时序
更多 >
领券
问题归档专栏文章快讯文章归档关键词归档开发者手册归档开发者手册 Section 归档