Verilog HDL 语 言 最 初 是 作为 Gateway Design Automation 公 司 （ Gateway DesignAutomatio...

对于许多FPGA/IC工程师而言，设计实现游刃有余，验证仿真却常成短板——传统验证方法面临两难困局：学习UVM需投入大量时间成本，而纯Verilog自仿又会陷入...

通过前段时间的面试，我发现很多入门或者工作1~2年的人，对于module的理解还停留在一种语法的关键字，类似c中的main，我相信应该还有很多人的想法都是这样。...

适合人群： 验证绝对新手，没有UVM基础学习目标： 掌握Testbench的基本结构，理解验证的核心三步范式

要想把DDR3 IP核使用起来，必先需要了解下该IP核有哪些接口。DDR3 IP核接口图如下所示。注：图中展示的为DDR IP的Native接口，除了Nativ...

使用VCS和Verdi进行仿真，包含一个简单的 2位加法器 示例代码、对应的测试平台（Testbench）文件，以及一个可以一键执行的 Makefile脚本。

不是所有变量都需要复位 不需要对所有变量进行复位。过度复位会增加硬件资源消耗和功耗，而合理的复位策略是数字电路设计中的重要考量。

最近刷圈子时，发现很多人都在聊一个有意思的话题——Verilog 防御性编程。 有人说，这就是故意把代码写得天书一样，让公司看不懂，好保住自己的饭碗；也有人觉得...

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第七天，也就是最后一天。

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第六天。

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。...

大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。...

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第二天。上一篇提到了整数型以及参数型，此篇我们继续来看变量以及后续其他内容，结合实例理...

今天给大侠带来的是一周掌握FPGA Verilog HDL 语法，今天开启第一天，下面咱们废话就不多说了，一起来看看吧。

从 https://github.com/chipsalliance/verible/releases 下载提前编译好的verible二进制文件，解压即可使用。

如果你的ubuntu的apt不提供v5.006以上的verilator，根据官网的Git Quick Install安装.

在verilog编写代码时，可能模块列表太长，或者变量定义列表太长，不容易看到代码的重点。用代码折叠功能可以大方便的看代码、编写代码的效率。

projectile是以项目为单位进行编辑插件。默认会把git、mercurial hg的根目录当作项目根目录，也可以手动创建一个.projectile的空文件...