Nvidia：迈向＜1pJ/bit高速光互连的路线图

本文由NVIDIA团队发表于2025 IEEE Society Summer Topicals Meeting Series会议，题目为A Roadmap Toward Sub 1pJ/b Optical Interconnect，核心围绕“在成熟技术与实际产品约束下，实现低于1pJ/b的高效光互连”展开，分析架构设计、性能限制因素，并提出能效优化技术路线。

原文链接：https://ieeexplore.ieee.org/document/11121762

一、研究背景与核心目标

1. 背景驱动

大语言模型（LLM）推动大型AI工厂需求，此类场景需数十万台GPU协同工作，但数据中心规模受限于供电能力（新建发电站成本高、周期长）。因此，网络解决方案需极致能效，既要降低单链路功耗，也要通过高基数交换机减少网络层级。

2. 核心目标

优化“链路功率效率”与“交换机基数”，最终实现低于1pJ/b的光互连，同时满足实际产品的可制造性、稳定性需求。

二、关键架构设计：

为达成能效目标，团队采用多维度架构创新，规避传统光互连的复杂性与高功耗：

1. 2.5D集成与D2D接口

通过COUPE技术（基于CoWoS工艺）将光引擎与GPU近距离集成，搭配高效的芯片间（D2D）接口，提升线路密度并降低互连损耗。

2. 微环调制器DWDM架构

采用25Gbps开关键控（OOK）调制，目标误码率（BER）10⁻¹²，无需Gearbox、DSP、纠错ECC及电感peaking补偿，实现可扩展的光吞吐量。

3. 多排拓展的光栅耦合器光IO

支持多排扩展，满足高基数连接需求。

4. 光通道时钟转发

额外设计一条光通道传输时钟，省去时钟数据恢复（CDR）电路，降低电路功耗。

5. 实际产品角度考虑

- 集成可分离光连接器，为系统内及跨数据中心的光纤连接预留足够链路损耗预算；

- 考虑相邻ASIC工作时的热变化影响；

- 限定采用成熟、可扩展的制造工艺。

三、主要性能限制因素

团队基于台积电COUPE封装技术，模拟了一个400Gbps/光纤的原型方案。该DWDM架构包括：提供16个波长（间隔100GHz）的外部光源、含16个热调谐微环调制器（MRM）的发射器，以及含16个热调谐微环谐振器（MRR）的接收器。本文分享初步结果，旨在提供预测并为行业提供指导。

该方案预测总功耗为3.8pJ/b，其中光功率占2.3pJ/b，热调谐占0.5pJ/b，电路占0.7pJ/b，芯片间接口占0.3pJ/b。这一细分结果表明，在该架构中，模拟电路不再是限制因素，光信号成为主要功耗来源。下文将详细分析这些数值的驱动因素。

(之前在ECTC 2025的报告上Nvidia也讲过这个架构的功耗评估，当时给的是3.5 pJ/b，分解略有不同Nvidia集成光子学路线：CPO破局通信瓶颈，OIO重构芯片互联)

◆ 关键子系统限制细节

1. 激光功率效率

激光功率效率由三方面决定：接收器灵敏度、总损耗与传输代价，以及激光电光转换效率（WPE）。

基于9%损耗占比的光纤耦合WPE和-17dBm的灵敏度，图2展示了损耗分布的分贝百分比。从中可见，光纤连接（32%）、微环调制损耗（22%）以及发射/接收环总线波导走线损耗（14%）是主要损耗来源。由于该图以分贝百分比呈现，其他损耗的影响相对较小。

(按照他的这个％dB的分布，整理了一下他的损耗分布表格，对应的dB值是假设9％光源耦合对应台积电COUPE光栅的~1.3 dB进行估算。接收端是双偏振耦合，可能采用的是2D光栅耦合器，损耗是2dB)

2. 热功率效率

尽管本架构实现了高效模拟电路和可扩展的每光纤带宽，但也意味着微环必须跟踪光源波长，同时抑制相邻通道的热串扰。热效率由加热器效率和所需调谐范围决定，二者需独立优化。

热隔离在抑制电集成电路（EIC）热瞬态方面作用显著，因此会影响跟踪频率并提升加热器热效率。加热器的几何结构和材料进行了优化，例如在微环周围去除金属。调谐范围包括静态和动态两部分：静态偏移用于通过补偿激光和微环的工艺偏差，将微环谐振波长与激光器波长对准；动态范围用于抑制热串扰和跟踪环境温度。分析预测静态调谐占50%，动态调谐占25%，热控制电路占25%。

3. 电芯片功率效率

电路功耗在发射（TX）和接收（RX）端大致均分，主要由时钟电路主导，其次是跨阻放大器（TIA）和DRV。

四、能效优化技术与预测

团队提出5项核心优化技术（按影响降序排列），结合保守估算，可逐步逼近甚至突破1pJ/b目标，部分技术存在协同增益（如调制器消光比提升可改善APD灵敏度）。需注意，一旦采用APD、增益集成和稳定微环，电路功率将再次成为主导因素。但由于采用CMOS电路，可受益于逻辑工艺缩放降低电路的优势。

(仔细分解一下，总体需要比当前降低77％能耗才能实现＜1pJ/bit的目标。其中第一条是将PD替换成波导GeSi APD，灵敏度保守提升3dB，但电路功耗会有一定增加，波导APD在短距光互连场景的研究和应用值得期待。第二条的增益集成提升6dB灵敏度没太理解指的是哪方面，不过可以看到前2条就是依赖灵敏度的提升就实现了52％的能耗降低；第三条估计是将波长做准，去掉前面提到的50％的静态调谐功耗，整体能耗再降6％；后边就是再靠CMOS工艺缩放＋D2D直驱再抠出19％的能耗降低)

◆ 额外潜在改进方向

- 增强热隔离与驱动设计(PWM？)；

- 采用全光信号处理OSP技术，以光功率替代部分电路功耗；

- 开发更高效的调制器(如MOSCAP型调制器)，降低光功率消耗。

五、研究结论

1. 基于DWDM架构，在“成熟技术+实际产品约束”（如可制造性、热稳定性、链路损耗）下，实现低于1pJ/b的光互连是可行的；

2. 明确了高影响技术（如APD、增益集成、D2D直驱）与低影响因素（如次要损耗项），为行业提供技术优先级指导；

3. 未来若采用CMOS逻辑工艺缩放，可进一步降低电路功耗，巩固能效优势。