AMD先进封装技术：过去、现在与未来

本报告为2025年8月OCP APAC会议上AMd公司关于异构集成技术（Heterogeneous Integrated Technologies, HIT）主题报告，报告人为AMD异构集成技术部门高级技术人员Devin Wu，核心围绕先进封装技术，按“引言、AMD先进封装领导力、AMD芯粒（Chiplet）技术、未来方向”四大板块展开，内容如下：

一、引言：技术背景与传统缩放挑战

1. AI驱动的计算与内存需求增长

- 计算需求爆发：AI计算需求从AlexNet到AlphaGo Zero增长30万倍，且每3.4个月翻倍（远超摩尔定律24个月的翻倍周期）；顶级超算性能达1艾浮点运算/秒（exaFLOP），超算性能每1.2年翻倍。

- 内存需求激增：AI模型参数呈指数级增长，增速达20倍/年（如2019年BERT-large模型参数3.3亿、AmoebaNetB模型参数5.57亿，2015年ResNet50模型参数2600万），对高带宽、大容量内存的依赖显著。

- AMD AI产品布局：覆盖“云端/企业—边缘/嵌入式—终端”全场景，具体包括：

① 云端/企业：通用AI推理、高性能计算（HPC）与AI训练、高密度推理；

② 边缘/嵌入式：嵌入式推理；

③ 终端：PC AI推理、游戏AI，实现“云-边-端”AI赋能。

2. 传统芯片缩放的核心挑战

- 缩放因子有限且不一致：模拟I/O、内存、逻辑电路在28nm至5nm工艺节点中，缩放速度存在显著差异，难以协同优化；

- 密度增益递减：随着工艺向5nm等先进节点演进，晶体管密度提升幅度逐渐减小；

- 成本持续上升：单位有效面积（mm²）的成本随工艺进步增加（以250mm²裸片为例，从45nm到5nm节点成本显著攀升），摩尔定律增速放缓。

二、先进封装：AMD的行业领导力

AMD通过“横向（2D/2.5D）+纵向（3D）集成”路线，引领先进封装技术演进，关键技术节点时间线如下：

- 2015年：推出2.5D高带宽内存（HBM）封装技术；

- 2017年：落地多芯片模块（MULTICHIP MODULE）技术；

- 2019年：实现芯粒（Chiplet）技术量产；

- 2021年：发布3D chiplets与2.5D EFB技术；

- 2022年：突破2.5D WLFO技术；

- 2023年：实现3.5D芯粒（3.5D CHIPLETS）集成技术；

三、AMD芯粒（Chiplet）技术核心内容

1. 芯粒架构的PPAC优化原则

芯粒架构需以“成本效益”为核心，对比单片系统级芯片（monolithic SOC），在“性能-功耗-成本-面积（PPAC）”维度实现优化，关键权衡因素包括：

- 成本维度：封装成本增量、芯粒良率与技术成本收益、芯粒裸片（die）overhead增量；

- 性能与功耗维度：互连效率（单位比特能耗pJ/bit、单位面积带宽BW/mm²）、互连功耗；

- 工程与架构维度：模块化产品价值、解决方案工程复杂度、架构对带宽的需求、裸片分区可行性。

最终需通过多学科协同，平衡“架构带宽需求、裸片分区选项、封装技术”三者关系。

2. 多尺度设计与工艺优化

针对不同互连间距（Pitch），需通过多尺度设计与工艺优化，保障翘曲控制与互连可靠性，具体间距分级如下：

- 3D封装：互连间距<10μm；

- 2.5D封装：互连间距<50μm；

- 倒装焊（C4）：互连间距<150μm；

- lLGA/BGA：互连间距<1000μm。

3. 典型芯粒集成产品案例

- AMD Instinct™ MI250加速器（CDNA™ 2架构）：采用相干内存架构，CPU与GPU分离配置内存（CPU连接DRAM，GPU连接HBM），通过第3代Infinity互连实现低开销通信，简化编程，支持行业标准模块化设计；

- AMD Instinct™ MI300A加速器（CDNA™ 3架构）：采用统一内存APU架构，集成统一HBM内存，消除冗余内存拷贝，实现高带宽、低延迟通信，降低总拥有成本（TCO）；

- AMD Instinct™ MI300模块化芯粒封装：包含加速核心裸片（XCD，6×38 AMD CDNA核心）、I/O裸片（IOD，集成256MB AMD Infinity Cache与Infinity Fabric片上网络）、CPU核心裸片（CCD，3×8“Zen 4”核心）；采用3.5D封装形式，结合3D混合键合与2.5D硅中介层，搭配HBM3内存堆叠（MI300A为8堆叠，容量128GB；MI300X为12堆叠，容量192GB）。

四、未来方向：技术演进与关键方向

1. 大型芯片模块的多物理场挑战与优化

大型芯片模块需应对“热管理（Thermals）、供电（Power Delivery）、设计（Design）、结构完整性（Structural Integrity）、架构（Architecture）、信号完整性（Signal Integrity）”的多维度权衡，需通过多物理场仿真工具实现设计优化。

2. 计算与内存的紧密集成

通过3D堆叠技术实现“存内处理（Processing in Memory）”与“内存控制器处理（Processing in Memory Controller）”，提升互连带宽并降低功耗，不同内存集成方式的单位比特能耗（pJ/bit）对比如上图所示，采用3D 混合键合的方式功耗有望降低至0.2pJ/bit。

3. 板级2.5D架构

相比晶圆级2.5D架构，板级2.5D架构是实现芯粒技术持续缩放的关键，可支撑更大规模的芯粒集成。

4. 未来系统级封装（System in Package, SiP）架构

以“高效集成计算单元与内存”为核心，关键组成与支撑技术包括：

① 通信组件：低功耗高带宽共封装光学（Co-Packaged Optics）、高速标准化芯片间接口（UCIe）；

② 功能组件：计算核心、领域专用加速器（Domain Specific Accelerators）、异构内存（Heterogeneous Memory）；

③ 支撑技术：高速接口设计（HIGH SPEED INTERFACE DESIGN）、先进2D/2.5D/3D封装（ADVANCED PACKAGING）、异构计算（HETEROGENEOUS COMPUTE）。