美国先进封装制造蓝图（MRHIEP）：高性能计算相关的先进封装及异质集成技术

光芯

发布于 2025-04-08 17:20:45

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MRHIEP（Manufacturing Roadmap for Heterogeneous Integration and Electronics Packaging，异构集成和电子封装制造路线图）项目是由加州大学洛杉矶分校（UCLA）的 Center for Heterogeneous Integration and Performance Scaling（UCLA Chips）和国际半导体产业协会（SEMI）合作开展的。该项目于 2023 年 12 月 6 日发布了一份多机构报告。这份报告是美国本土先进封装的快速启动指南，代表了约 100 名来自 40 多家公司、学术机构、产业联盟和政府机构的行业资深人士的共同努力。其目标是为美国制定一份可操作的先进封装路线图，基于异构集成路线图（HIR）并增添制造方法说明来实施 HIR。该项目专注于高性能计算（HPC）和医疗电子与混合封装等关键领域，旨在利用美国本土技能、能力和基础设施，构建具有多样性、稳健性和安全性的全球供应链。

MRHIEP 项目分为四个技术工作组（TWG），涵盖了先进封装平台、跨领域技术（热学、可靠性、建模与仿真）、chiplet架构和标准、供应链、安全、测试和智能制造等方面，具体内容包括为关键领域的制造执行创建通用制造路线图和蓝图，解决基板、光刻、安全、散热等多方面挑战，提出chiplet架构与标准，以及探讨供应链、安全、测试和智能制造等问题。

以下是本报告的第二章关于高性能计算相关的先进封装及异质集成技术的翻译总结。文章很长，整体目录如下：

一、HIR路线图回顾

1.1 多芯片封装要点总结

1.2 集成光子学要点总结

1.3 2D和3D互连要点总结

二、制造蓝图

2.1 高性能计算制造路线图目标

2.2 工艺流程、材料和工具集

2.2.1 先进中介层和基板

a) 硅中介层（BEOL，TSV）

b) 有机、硅和玻璃基板（聚合物构建层和RDL）

c) 基于面板的有机和玻璃基板

d) 基于面板的玻璃基板

e) 双面硅基板（晶圆级加工基板的一个示例）

2.2.2 光子集成和共封装光学

2.2.3 键合间距缩放与组装

a) 基于焊料的热压键合（微凸点Micro bump）

b) 无焊料直接热压键合（金属 - 金属）

c) 混合键合（芯片到晶圆和晶圆到晶圆）

2.2.4 扇出晶圆和面板级封装

2.2.5 硅光子封装

三、美国制造差距分析（路线图与美国本土需求）

一、HIR路线图回顾

该方法从详细审查HIR路线图（2019年、2021年版以及2023年更新的部分信息）开始，并在高性能计算应用的三个关键技术平台上构建制造蓝图。

1. 用于小芯片和多芯片集成的先进基板

2. 键合间距缩放和组装工艺

3. 扇出晶圆级和面板级封装

针对每个平台构建路线图目标、差距/挑战和潜在解决方案，基于HIR路线图以及行业专家团队的集体经验进行蓝图的说明。

1.1 多芯片封装要点总结

◆先进基板是美帝本土供应链的重大缺口。HIR呼吁到2025年小芯片集成的线/间距达到1/1μm，到2030年达到0.5/0.5μm。

◆考虑到应用的多样性和封装体尺寸的大范围，需要晶圆和面板解决方案。除了英特尔在美国对EMIB的投资以外，目前对精细间距RDL制造的多数投资集中在亚洲。

◆材料和一些工具需升级，以实现硅中介层的大规模替代方案。

◆ 电源集成是持续扩展带宽的关键要求，近期趋势表明每3年带宽增加2倍，并且还有加速趋势。但当前大部分制造投资仍集中在传统分立元件上。

◆ HBM3 - 逻辑和逻辑芯片到芯片互连所需的每通道数据速率为4 - 6Gbps，每个硅节点转换时HBM数量将增加1.4倍，HBM3每个链路需要2048个I/O。

◆从长远看要将有机基板/面板级基板改进到2/2μm和1/1μm（根据线电阻确定2 - 5μm范围为最佳），扩展现有的EMIB和硅中介层解决方案，高密度陶瓷载体是新兴选择。

◆电源传输是主要挑战，需基于电感和开关电容的封装内电压调节器，200 - 400W的TDP需要封装集成电源传输组件。

◆小芯片和2.5D/3D集成导致封装级别的功率密度增加，热管理问题突出。

1.2 集成光子学要点总结

◆ 集成光子学是提供增加带宽密度、低延迟、低功耗和低成本的关键使能技术，以满足数据洪流相关需求。

◆ 需要电子、光子和等离激元的共封装。

◆ 与IC封装面临相同挑战，且需集成无源和有源光子学元件，增加了复杂性。

◆ 许多光子学元件具有独特的热、电和机械特性，需要专门的材料和系统集成、工艺和设备，如微流体和温度控制。

◆ 激光雷达（由汽车市场推动）是一个不断发展的技术示例。

◆ 光子学使用电子技术作为集成平台，芯片级集成是将光子学和电子学集成到单个产品中，采用顺序芯片连接，但过程缓慢且成本高昂；晶圆级集成在晶圆级进行光子学的制造和组装，降低了成本；系统级集成提供最低的延迟、成本和功耗。

1.3 2D和3D互连要点总结

◆ 融合术语框架：

- 2D架构：两个或多个有源硅器件并排放置在封装上并互连，包括2DO（有机介质）和2DS（无机介质）架构。

- 3D架构：两个或多个有源硅器件堆叠并互连，无需封装介入。

- 互连术语：包括芯片到芯片互连、封装上的芯片到芯片互连、芯片到封装互连、封装内互连、封装到板互连和POP互连。

◆ 挑战和要求：

- 线间距缩小与信号速度增加结合时，信号完整性因串扰增加成问题，需解决方案。

- 堆叠芯片架构面临精细间距的分类/测试、热管理、电源传输网络开发等挑战。

- 需要新的组装技术实现超精细间距的增强型2D和3D架构。

- 集成适当热特性可定义的物理封装和翘曲特性，确保可制造性。

二、制造蓝图

本节描述了制造蓝图的关键部分，包括5年和10年目标；工艺流程、工具列表、材料列表、本土差距和选择、未来挑战和潜在解决方案。

2.1 高性能计算制造路线图目标

高性能计算应用和相关先进封装技术目标如表2.1所示。预计到2029年，CMOS节点会演进到1nm，逻辑-存储的带宽会达到4096×6.4 Gbps，面板到封装基板的带宽要达到256Gbps per IO，封装尺寸＞120mm。

2.2 工艺流程、材料和工具集

图2.1说明了高性能计算制造蓝图中所选的平台。请注意，工艺流程和材料/工具列表仅适用于“美国和加拿大”。

2.2.1 先进中介层和基板

该蓝图部分涵盖了具有硅通孔（TSV）和后端制程（BEOL）再分布层（RDL）的硅中介层，以及先进基板（硅、有机或玻璃芯，具有通孔和聚合物 - 铜RDL或铜 - 无机介质RDL）。实现未来HPC路线图的一个主要重点领域是在先进中介层和基板上进行小芯片集成和芯片到芯片互连。

2023年HIR路线图更新概述了各种平台（包括硅中介层、有机FCBGA基板和RDL/有机中介层）的芯片到芯片互连参数。表2.2显示了一个更详细的参数路线图，以及TWG1团队对关键路线图制造挑战的评估。

需要解决的主要挑战包括：

（a）光刻缩放至亚微米级的铜布线，特别是对于大于60mm x 60mm的大型中介层/基板尺寸；

（b）聚合物RDL缩放以减少RC延迟并实现与UCIe、BoW和其他行业标准一致的更长线长；

（c）新的无机材料（如硅和玻璃）以及改进的有机层压板，以解决当前有机材料在大型封装体尺寸下的翘曲和可靠性问题。

a) 硅中介层（BEOL，TSV）

硅中介层于2011年随着赛灵思FPGA产品的推出而引入，该产品将一个大芯片分割成多个小块，并使用带有TSV的薄硅中介层上的BEOL布线将它们重新连接。这项技术随后被AMD用于GPU到HBM的高带宽连接，以及许多其他公司在基于小芯片和非小芯片的产品中使用，所有这些都涉及逻辑和内存的异构集成。这是台积电（CoWoS - S）、英特尔（Foveros有源中介层）和其他代工厂在大规模制造中采用的成熟技术。硅中介层的典型工艺流程如图2.2所示。

缩放硅中介层时确定的主要差距包括随着晶圆变得超薄（例如小于50um），键合/去键合良率问题，以及随着布线密度和TSV密度增加以支持带宽扩展，计量工具的吞吐量问题。

b) 有机、硅和玻璃基板（聚合物构建层和RDL）

封装基板传统上用于将IC连接到PCB主板、为一个或多个有源和无源元件提供稳定的基础、提供保护、通过热通孔和铜平面散热以及将电源从主板路由到IC。基板在产品可靠性和电气测试中起着关键作用。随着2.5D架构和小芯片的引入，在某些情况下，封装基板已用于芯片到芯片互连以及将元件嵌入基板核心或构建层中。近年来，将2.5D/3D架构与小芯片和/或多个电子元件异构集成到系统级封装（SiP）中，已成为封装基板层面间距缩放和集成的驱动力。

有机芯基板与聚合物 - 铜构建层于20世纪90年代初首次推出，并启动了倒装芯片BGA（FCBGA）封装革命，该革命至今仍是高性能计算芯片组封装的支柱。FCBGA封装尺寸在20多年来一直稳定在约55mm x 55mm左右。为了改善翘曲和电气性能，通常使用玻璃纤维增强环氧树脂或其他树脂构建的有机芯材料在电气和机械性能方面取得了显著进步。

然而，近年来小芯片的出现导致FCBGA封装尺寸突然增加到80 - 100mm边长。据预测，在未来5 - 10年内，可能需要高达140mm x 140mm的封装基板尺寸来支持HPC异构集成。由于封装基板尺寸的增加，有机芯材料的厚度已从0.6mm增加到1.2mm，这是FCBGA封装历史上从未见过的上升趋势。这导致一些最终用户探索无机材料（如硅和玻璃），并且已经在这些先进基板上进行了大量的研发投资。

硅基板主要是佐治亚理工学院进行的初步研发工作，其他大学（如加州大学洛杉矶分校）和行业成员（如应用材料公司等）也参与了将这一方法扩大到制造规模的探索。玻璃芯基板遵循与本节所示有机芯基板类似的工艺流程。亚洲和美国的一些供应商正在考虑对能够支持玻璃和新的基于面板的基板处理和制造的棕地或绿地基板工厂进行制造投资。

c) 基于面板的有机和玻璃基板

本节讨论的工艺流程和制造工具/材料基于目前大量生产的典型有机基板，主要在亚洲。然而，类似的材料和工具集可用于构建玻璃芯封装基板，主要区别在于用于制造具有金属化通孔的玻璃基板的新工艺。有机FCBGA基板的典型工艺流程如图2.3所示。

用于构建FCBGA有机基板的材料和工具列表如表2.4所示。

d) 基于面板的玻璃基板

从2008年开始，佐治亚理工学院和其他几个小组开始探索用于基板和中介层的玻璃面板。玻璃有望将硅的最佳尺寸稳定性和超光滑表面特性与当前有机的大面板可扩展性和低成本制造相结合。玻璃基板技术的基础之一是能够利用成熟且大量生产的LCD面板基础设施来制造玻璃材料。包括美国康宁、日本旭硝子和德国肖特玻璃在内的几家领先玻璃制造商一直在积极投资于玻璃通孔和其他构建模块，以实现玻璃芯基板和玻璃中介层。

在过去几年中，已经对玻璃基板的开发和生产进行了首次试点线和低产量制造投资，英特尔和其他公司已经公开宣布了玻璃基板的能力和计划。几家芯片制造商表示有兴趣在未来十年内将玻璃基板引入其产品路线图，首先是推动有机基板的封装尺寸和间距缩放极限的高性能计算封装。玻璃和有机基板之间的最大区别在于玻璃芯结构化和金属化工艺。玻璃通孔（TGV）创建和金属化的典型工艺流程如图2.4所示。

有机和玻璃面板基板的主要技术要求与关键工艺模块相关，如精确的芯通孔钻孔、RDL通孔开口和层间对准、细线/特征成像、铜电镀、阻挡层/Cu种子沉积和蚀刻、用于增强附着力的铜表面处理以及用于高良率的除渣/清洁。下一代基板制造还需要投资新的工艺模块，如用于多层精细间距RDL的平坦化、用于良率管理的更高分辨率计量和检测，以及随着线间距向1 - 2μm缩放的ISO5（100级）甚至ISO4（10级）洁净室。当前向更大封装体尺寸的趋势，特别是在高性能计算和AI应用中，将推动对基于面板的基板制造的需求，以提高间距缩放能力。

e) 双面硅基板（晶圆级加工基板的一个示例）

这一新兴技术在美国（应用材料公司、佐治亚理工学院、加州大学洛杉矶分校等）有机发展。在这个平台上已经实现了铜 - 聚合物RDL和Cu - SiO₂ RDL，从而实现了用于间距缩放的晶圆ADK。该平台的主要差距是对试点制造线的投资，并为扩展到HVM提供条件。此外，还需要解决某些材料和设备差距（表2.5），以建立超越其他国家的本土制造能力和供应链。

2.2.2 光子集成和共封装光学

在许多高速网络、数据中心和服务器以及其他高性能计算和通信系统中，将光子IC与电子IC进行封装级集成现在是必不可少的。共封装光学必须与单模和多模光纤无缝接口，从光纤到PIC的通道损耗在先进的封装中小于1dB。

近年来出现了两个主要的电子 - 光子集成平台：

（a）具有TSV的晶圆BEOL硅中介层，集成了氮化硅光波导；

（b）有机或玻璃面板基板，集成了聚合物或玻璃光波导。需要将诸如衍射光栅、微透镜或反射镜等光束转向结构以及用于精密光纤组装的V形或U形槽等光学耦合结构集成到基板或中介层的制造工艺流程中。

前瞻性挑战包括精确对准和尺寸稳定的基板，以实现无源对准、光纤阵列集成到基板和中介层、嵌入波导的温度/湿度/光老化稳定性、工艺集成和操作期间的热机械应力管理，以及用于光子芯片到基板互连的亚微米精度的高通量组装。共封装光学和电子 - 光子封装需要基板或中介层中的超高速信号通道，这反过来又需要低损耗电介质和精确的铜走线形成工艺。

由于硅光子IC带来的功率多样性、功率密度和散热增加，本路线图中其他地方强调的电源传输和热管理挑战在光子集成封装中更加突出。高功率激光器和其他光源的集成代表了路线图的外部部分，并在信号、功率和热管理方面带来了巨大的复杂性。从单光纤到2D光纤阵列的演变将继续发展到3D光纤阵列，除了当前的水平光纤耦合模块和结构外，还需要垂直光纤集成。共封装光学和光子封装集成是全球领先地位和在研发和制造方面进行本土投资的关键领域。

2.2.3 键合间距缩放与组装

蓝图的这一部分涵盖了芯片到芯片、芯片到中介层以及芯片到基板互连的键合间距缩放。

a) 基于焊料的热压键合（微凸点）

随着键合间距从 250 um的芯片到基板倒装芯片互连缩小到 35 - 45 um的芯片到中介层互连，芯片到封装的互连从无铅焊料凸点迁移到带有无铅焊料帽的铜柱，再到带有薄焊料帽的铜微凸点。随着每个凸点的焊料量减少和互连面积增加，大规模回流工艺转变为热压键合。这一历史性的路线图趋势如图 2.5 所示。

b) 无焊料直接热压键合（金属 - 金属）

直接金属对金属热压键合（TCB）是一种无焊料键合工艺。在适当的温度和压力条件下，键合界面两侧金属焊盘之间的紧密接触可导致金属间扩散和晶粒生长。这构成了直接金属对金属 TCB 的基础。由于是无焊料键合工艺，通过金属对金属 TCB 可以获得 <10μm 的键合间距。与混合键合不同，电介质被凹陷以暴露基板侧和小芯片侧的金属焊盘用于键合。只有金属对金属接触，没有电介质对电介质接触。由于没有电介质键合，电介质粗糙度要求不严格。热压键合过程中，温度和压力会使键合焊盘上的表面粗糙部分变平。D2W - TCB 与所使用的切割类型无关，因此刀片切割是适用的。此外，通过标准湿法清洗工艺获得的颗粒控制水平足以实现成功组装。金属对金属 TCB 有多种金属选择。

为了提高直接铜 - 铜 TCB 的产量，可以采用 [8] 中讨论的两步键合方法。两步方法包括将芯片临时固定到晶圆级或中介层基板上，然后对晶圆到晶圆或芯片到晶圆组件进行退火。在芯片临时固定阶段，所有芯片在相对较低的温度 120°C 下对齐，并在每个芯片≤10 秒的总时间内放置。这一步骤不能确保最终键合，但能保证足够牢固的附着，剪切强度 > 10N。一旦放置好芯片，组件在真空中进行批量退火（批量大小取决于熔炉容量）1 小时。这一步骤确保了在成功键合所需的配合表面上铜晶粒的生长。图 2.6 显示了热压键合工艺流程，图 2.7 显示了键合互连的横截面扫描电镜图像。表 2.6 列出了详细的工艺流程，包括制造工具、材料、供应商以及路线图挑战和差距。

c) 混合键合（芯片到晶圆和晶圆到晶圆）

混合键合，即先将电介质材料键合在一起，然后进行退火以产生铜到铜的键合，自 2016 年索尼首次采用混合键合技术生产图像传感器以来，已经实现了大规模生产（HVM）。随后在 2021 年，长江存储利用混合键合技术用于其 128 层 3D NAND，2022 年 AMD 在其锐龙 7 处理器中使用了台积电的 SOIC 技术。目前，混合键合主要有三种方法，如图 2.8 所示：（1）CIS 和 3D NAND 采用的晶圆到晶圆（W2W）方法；（2）在键合到晶圆或载体上的另一组芯片之前，先在载体上重构芯片的集体 D2W 方法；（3）使用倒装芯片键合的单芯片到晶圆或芯片到晶圆（D2W 或 C2W）方法。

与微凸点相比，混合键合的主要优势在于互连密度的提高，努力将 W2W 间距减小到亚 1 微米甚至亚 0.5 微米，并将 D2W 间距减小到 4 微米以下。这些激进的间距带来了工艺挑战，包括保持清洁的表面、控制和均匀的铜凹陷以及表面形貌，并在键合过程中保持对准精度。例如，表面清洁度推动了激光和等离子切割的发展，以尽量减少产生的碎屑。有机和无机临时键合和保护层也正在开发中，以尽量减少表面缺陷。平面化挑战推动了改进化学机械抛光（CMP）工艺的努力，并需要高效的在线 CMP 后计量。对于多芯片或多晶圆堆叠来说，在线、非破坏性的缺陷和空洞检测表征也非常关键。

其他挑战包括机械和热学方面的考虑。随着晶圆和芯片变薄，翘曲和机械问题令人担忧。可能有 8 - 20 个堆叠芯片的高带宽内存（HBM）需要较低的键合温度。正在开发各种电介质材料以降低键合温度，同时保持键合强度，并且正在研究铜晶粒结构以减少铜到铜键合形成所需的热预算。随着小芯片和芯片到芯片（D2D）键合的日益成熟，将开发多种键合方法来应对额外的集成挑战。

图 2.9 展示了晶圆到晶圆的混合键合工艺流程，图 2.10 展示了芯片到晶圆的混合键合工艺流程。表 2.7 展示了晶圆到晶圆混合键合的详细制造流程，包括材料、设备、选定的供应商以及制造挑战和路线图中的差距。表 2.8 对芯片到晶圆混合键合进行了类似的分析总结。

差距和挑战：

在未来 5 - 10 年，混合键合工艺最关键的需求是提高制造工艺的产量，降低设备和洁净室成本，并使整体工艺成本更接近与当前热压键合（TCB）制造工艺相当的水平。这将确保混合键合扩展到高端人工智能和高性能计算芯片组之外的大批量应用，同时使间距缩放能够超越 TCB 方法的限制。其他重大挑战包括对 3D 异构芯片堆栈进行应力管理以满足长期可靠性要求，大幅改进热管理方法以限制局部热诱导故障，以及开发具有集成机器学习的计量工具，以解决与数百万精细间距芯片到芯片互连相关的电气测试成本。世界各地的许多公司和研究小组正在探索和开发基于聚合物的混合键合方法，这是一个重要的领域，未来可能的投资可以解决基于氧化物的混合键合的产量、成本和可靠性问题，并最终扩大混合键合的市场。

美国本土机会：

混合键合是最接近前端制程（FEOL）晶体管制造的工艺之一，而 FEOL 是少数在本土有重要足迹（占全球制造份额 > 10%）的领域之一。美国正在进行的《芯片法案》驱动的对本土前端晶体管工厂的投资也可以对混合键合和 3D IC 本土制造产生积极影响，并且对工厂的投资应该辅之以对混合键合和其他 3D 封装架构的投资。混合键合的低成本新兴替代方案，如直接铜 - 铜热压键合和聚合物混合键合，是使现有和新的领先外包半导体组装和测试（OSAT）企业实现本土制造的绝佳途径。

2.2.4 扇出晶圆和面板级封装

扇出晶圆级封装（FO - WLP）是一种无基板封装，它使用刚性载体和模塑将一个或多个集成电路重构为晶圆形式，通常直径为 300 毫米，并直接在重构的晶圆上形成再分布层（RDL），以创建与集成电路上的输入 / 输出焊盘的直接铜互连。使用一层或多层 RDL 将集成电路上的输入 / 输出 “扇出” 到更大的间距，以便直接进行球栅阵列（BGA）组装到主板上。因此，扇出封装消除了倒装芯片球栅阵列（FCBGA）和倒装芯片芯片级封装（FCCSP）封装中使用的基板以及基于焊料的芯片到基板组装。

英飞凌开发并商业化了第一批大规模的 FO - WLP 封装，即其 e - WLB（嵌入式晶圆级球栅阵列）封装。台积电为 iPhone 应用处理器引入的 InFO（集成扇出）封装技术使扇出封装成为当今使用量最大的封装平台之一。扇出封装的最新趋势包括向 600 毫米 ×600 毫米面板（FO-PLP）的转变、芯片后扇出方法（也称为 RDL 中介层），如台积电的 CoWoS - R，以及用于 2.5D 集成的日月光的 FoCoS，以及具有用于高密度中介层的嵌入式硅桥的多芯片扇出封装（例如，AMD 在高端产品中实现的嵌入式扇出桥（EFB））。当前扇出晶圆和面板级封装制造领域存在许多变体。根据工艺流程，这些变体被组织成三大技术类别，如图 2.11 所示。这三组的通用工艺流程分别如图 2.12（a）和（b）以及图 2.13 所示。

差距与挑战：

扇出晶圆级封装如今已在大规模制造中发展成熟。扇出面板级封装（PLP）以600毫米×600毫米的面板尺寸吸引了亚洲显示制造商的关注，然而，其封装工艺流程与传统显示工厂的能力存在显著差异，而且显示制造商缺乏相关技术诀窍也是一个额外的障碍。

晶圆级和面板级扇出封装面临的关键挑战之一是在模塑过程中的芯片偏移，这限制了凸点间距的缩放。自适应图案化和基于软件的校正技术已被应用来部分解决芯片偏移问题，但要满足未来凸点间距缩放的需求，还需要在材料和工艺流程方面进行新的创新。

美国本土机会：

尽管扇出晶圆和面板级封装是移动设备及其他设备中产量最高的封装平台之一，但美国既没有大规模的，甚至连小规模的扇出封装生产线都没有。这是本路线图中所指出的一个主要的本土制造差距。将目前亚洲的扇出封装生产转移到美国是一种可能性，然而，要与亚洲现有的经过多年优化且良率很高的大规模生产线竞争将会很困难。投资于能满足未来单芯片和多芯片扇出封装路线图需求的新型扇出封装方法，应成为本土投资的重点。

2.2.5 硅光子封装

硅光子学（SiPh）封装已成为多种应用（包括高性能计算、数据中心和人工智能）的重要互连平台。光计算设备之间的主要互连方式是光纤，通常是安装在现有设施内及设施之间的传统单模光纤。芯片上的光子输入/输出（IO）将要求光纤间距从现今的250微米（对于直径125微米的包层光纤）减小到下一代由直径80微米包层光纤实现的140或125微米间距。随着多芯单模和保偏光纤的研发以及光纤带的商业化，预计未来十年内输入/输出间距会进一步缩小。

光纤通过多种方法连接到光子集成电路（PIC）芯片或小芯片上，这些方法包括使用主动或被动对准自对准工艺进行边缘（对接）耦合到边缘面、边缘V形槽自对准，或者使用顶面光栅耦合器结构。为了便于封装或板级集成，绝热耦合或插头/反射镜子组件等更先进的耦合方式也正在研究和开发中。下图2.14展示了通过不同方法连接的光纤阵列示例。在未来5 - 10年内，每个PIC芯片所需的光纤数量将从现今的2 - 8根增加到接近100根。

未来的设计将采用新的先进光学封装技术，把单模光纤（SMF）和保偏光纤（PMF）集成到共封装光学（CPO）中，以补充电子小芯片的异构集成。CPO在传输数据时能提供最高的带宽密度和最低的功耗要求，同时利用外部高功率激光器还能提供散热和可靠性方面的优势。随着人工智能数据中心和数据中心间应用的扩展，这一点尤为重要。目前处于小批量生产的CPO解决方案将需要新的封装来有效扩展数据中心的功率和带宽限制。工具的进步、广泛的可测试性设计（DFT）实施以及高速测试和组装平台对于实现大规模制造是必不可少的。

下图2.15和图2.16展示了CPO模块和光纤连接连接器的示例。需要开展相关研发工作以在减小光纤间距的同时提高光纤输入/输出密度，增加每个PIC的光纤数量，推动改进光纤和激光器连接过程中的链路预算损耗，以及改进晶圆和组装光子测试技术，以确保在最严格的系统链路预算下实现高良率。封装和系统的可靠性需要考虑光纤与传统芯片 - 封装 - 相互作用（CPI）要素的相互作用，以推动芯片 - 光纤 - 封装 - 相互作用（CFPI）要求，从而确保可接受的可靠性和良率。与直接光纤连接方法相比，许多可插拔的光学输入/输出PIC连接较为笨重。将光互连可靠性验证从TELCORDIA标准扩展到包括JEDEC、MIL和AEC测试规范应该是一个重点关注领域。能否通过这些测试在很大程度上取决于与供应商协作选择的封装设计、材料和组装操作。

本路线图将与美国国防高级研究计划局（DARPA）的“光子封装以实现极致可扩展性”（PIPES）目标保持一致，即每个封装达到100Tbps/s的传输速率，且每比特能耗低于1皮焦耳。光子学在下一代激光雷达（LiDAR）、先进驾驶辅助系统（ADAS）、可穿戴医疗设备物联网及其他消费应用中也将发挥重要作用。其中一些应用还要求将III - V族激光二极管组装到PIC芯片上。目前，每个PIC可能有1 - 2个LD，未来每个PIC可能需要4 - 16个LD。

图2.17展示了一个将激光二极管集成到PIC小芯片的开发数据示例。这种集成给光子集成系统的基板组装、热管理、模块良率和可靠性管理增加了额外的复杂性，因为激光器往往是单点故障（SPOF）隐患所在。