Intel先进封装技术：从异构集成到光互连创新

光芯

发布于 2025-07-10 10:04:08

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在2025年IEEE第75届电子元件与技术会议（ECTC）上，英特尔发布了一系列关于先进封装技术的研究成果，涵盖CPO/OIO、嵌入式多芯片互连桥（EMIB）的下一代演进（EMIB-T）、光互联封装集成及高精度热压焊（TCB）等核心领域，构建了从光互联到电互连、从芯片集成到系统级可靠性的完整解决方案：

- CPO技术通过EMIB与光纤阵列的结合，实现低损耗、高可靠的光互联，为数据中心高带宽OIO奠定基础；

- 开放腔桥架构验证了光电器件异构集成的可行性，为未来多芯片光互联系统提供参考设计；

- EMIB-T突破传统EMIB的功率传输限制，支持超大型封装和HBM4集成，是AI芯片的关键支撑；

- 低温差TCB解决了高精度互连的工艺瓶颈，推动凸点间距缩放与大尺寸芯片集成的量产化。

这些技术的协同发展，将加速异构集成从"概念"走向"量产"，为AI、HPC和下一代通信系统提供前所未有的算力与带宽支持，引领半导体行业进入"封装驱动创新"的新时代。

一、共封装光学（CPO）与OIO：光电异构集成的突破

(标题：Heterogeneous Integration of Fiber-Based CoPackaged Optics with EMIB technology: Assembly, Performance, and Reliability)

共封装光学（CPO）通过将光子集成电路（PIC）与逻辑芯片封装在同一基板上，显著减少铜互连的信号损耗，被视为满足未来数据中心高带宽、高能效需求的核心技术。英特尔基于EMIB技术实现了光学I/O与计算芯片的异构集成，采用光纤阵列单元（FAU）和V型槽技术实现光学耦合，在组装工艺、性能稳定性和可靠性方面取得了实质性进展。

◆封装架构与核心组件设计

CPO封装架构以EMIB技术为基础，构建了多芯片封装（MCP）系统：中心为XPU计算芯片，周边通过EMIB连接多个辅助芯片，其中部分为光学I/O（OIO）芯片。OIO芯片从基板边缘悬伸，使光学接口区域可直接与FAU对接。

每个OIO芯片的核心特征包括：

- 边缘设有24个光学端口，包含8个激光输入端口、8个发射端口（Tx）和8个接收端口（Rx）；

- 集成超材料光斑尺寸转换器（SSC），通过亚波长结构将入射光模场直径（MFD）转换为与OIO芯片波导匹配的尺寸，减少耦合损耗；

- 边缘加工V型槽，用于光纤与SSC波导中心的无源高精度耦合。

光纤阵列单元（FAU）为定制化24通道设计，通过2×12 MTP连接器扩展为1×24光纤阵列，配合保偏（PM）光纤接收外部激光源信号。为适应不同带宽需求，英特尔已开发包含2、4、6个OIO芯片的封装方案，本次研究主要基于2个OIO芯片的配置展开。

◆ 组装工艺与测试技术

CPO封装采用"FAU最后组装"的工艺流程：在完成EMIB标准组装（芯片贴装、底部填充、散热片附着、焊球形成）后，通过有源耦合实现FAU的高精度耦合。。

FAU固定采用多胶黏剂方案：机械胶用于光纤、盖板与OIO芯片的 bonding，光学胶用于减少SSC与光纤间的折射率失配，提升耦合效率。插入损耗测试基于IEC-613003-4标准，回环IL包含MTP-MT连接、PM光纤、SSC与光纤界面等全链路损耗，单facet损耗通过总回环损耗除以2计算。

测试数据显示：

- 386个OIO芯片（193个封装）的平均插入损耗为-2.46 dB/facet，标准差0.38 dB，主要差异源于V型槽和MT套管表面的异物污染（FM）；

- 有源耦合（58个OIO芯片）的平均IL为-2.50 dB（标准差0.34 dB），无源耦合（10个OIO芯片）为-2.62 dB（标准差0.24 dB），两者性能相当，证明工艺稳健性；

- Intel开发了一种光学测试处理器和测试仪平台，可执行无人工干预的单元传输与跟踪、热控制和光学插入损耗测试。同一组单元器件分别通过实验室测试仪和大批量生产测试仪进行测量，结果发现，54 个光学 I/O 芯粒通过实验室测试仪和大批量生产测试仪测得的平均端面插入损耗在统计上相等；然而，大批量生产测试仪测得的端面插入损耗标准差在统计上更大（0.34 dB vs 0.25 dB）。这主要由 MTP-MT 连接的不一致引起，这可能进一步归因于：（1）光纤阵列单元的长度和 MT 插芯的差异（同一供应商内部及不同供应商之间）；（2）大批量生产测试仪中相邻 MTP 连接器的干扰，因为大批量生产测试仪同时测试两个光纤阵列单元，而实验室测试仪则对每个光纤阵列单元分别进行两次测试。目前正在进一步改进以减小大批量生产测试仪中插入损耗的标准差。

◆ 可靠性与环境适应性验证

CPO封装通过了多项严苛测试，验证了其实际应用能力：

① SAC锡膏回流焊兼容性：采用特制胶粘剂和回流兼容型FAU，3次无铅锡银铜（SAC）回流焊后，平均IL从-2.49 dB轻微下降至-2.5 dB，标准差从0.34增至0.43 dB；

通过与 MT 连接器和光纤阵列单元供应商合作，开发了可回流的 24 通道光纤阵列单元。采用可回流光纤阵列单元的封装在不对 MT 进行热绝缘的情况下进行了 3 次 SnAgCu 回流焊。如图 7 和表 V 所示，平均端面插入损耗从 - 2.39 略微劣化到 - 2.52 dB，标准差从 0.34 增加到 0.36 dB。

② JEDEC可靠性测试：

- 温度循环（TCB，-55°C至125°C）1500次后，IL稳定性良好，标准差从0.36增至0.47 dB；

- 高温存储（HTS，150°C）1008小时后，IL仅下降约0.4 dB，可能与聚合物老化导致的光纤对准偏移有关；

- 无偏压高加速应力测试（uHAST，110°C、85% RH）中，观察到明显的插入损耗劣化，尤其是在 100 小时及以后，如表 VIII 所示。经过 275 小时无偏压高加速应力测试后，20 个光学 I/O 芯粒的平均端面插入损耗劣化约 4 dB。然而，进一步研究发现芯粒之间存在较大差异。图 8 显示了每个光学 I/O 芯粒在无偏压高加速应力测试中的端面插入损耗变化。部分光学 I/O 芯粒在 275 小时无偏压高加速应力测试时出现严重的插入损耗劣化，达到约 - 15 dB / 端面，而部分芯粒则保持在约 - 3 dB / 端面，在整个无偏压高加速应力测试期间仅劣化约 0.5 dB。有趣的是，封装失效分析未能发现合格与不合格光学 I/O 芯粒在组装相关失效模式（如胶粘剂分层 / 开裂、光纤开裂等）方面的明显差异。目前正在进行更深入的研究以理解无偏压高加速应力条件下插入损耗的变化部分OIO芯片IL退化显著（最高达-15 dB），但未发现组装缺陷，机理待进一步研究；

- 机械冲击与振动测试：冲击和振动测试按照 Mil-STD 883 方法 2002 B 和 2026F 进行测试。测试装置设计如图 9 所示。CPO封装表面贴装在测试板上。添加了模拟散热器和背板的机械结构。其中一根尾纤处于无应力状态，另一根尾纤偏移以模拟实际使用场景。MTP-MT 连接器通过夹具固定在测试板边缘，添加了应变消除材料以限制光纤变形。

在冲击测试中，端面插入损耗变化可忽略不计，表明在适当的夹具支撑下，基于尾纤的互连对所需冲击条件具有稳健性。在振动测试中，光纤阵列单元光纤支撑至关重要。如图 10 所示，在没有适当光纤支撑的情况下，观察到严重的光纤损坏；而有光纤支撑时，所有光纤在振动测试后均完好无损，端面插入损耗变化极小。

二、光互联封装集成：开放腔桥架构与3D堆叠技术

(原文标题：Demonstration of Co-Packaged Optics Assembly for Fiber-Based Optical Interconnect)

英特尔在DARPA的PIPES和CHIPS项目支持下，开发了基于开放腔桥架构的共封装光学原型，通过EMIB技术实现FPGA与数据转换器、3D电-光芯片（EIC-PIC）堆叠的互连，结合光纤阵列的端面耦合技术，验证了复杂异构集成的可行性。该项目由英特尔与康奈尔大学（负责 EIC 设计）、哥伦比亚大学和 AIM 光子学（负责 PIC 设计）、纽约州立大学（负责 PIC 制造）以及廷德尔研究所（负责光纤粘接）共同合作。

◆ 封装架构与设计创新

该原型采用65×65mm大尺寸封装，核心架构包括：

- 开放腔桥基板：通过EMIB连接FPGA计算芯片与两侧功能单元——一侧为数据转换器，另一侧为3个3D EIC-PIC堆叠；

- 3D EIC-PIC堆叠：电集成电路（EIC）与光子集成电路（PIC）以"倒装堆叠"形式集成，PIC边缘悬伸以实现与光纤的耦合；

- 光纤阵列耦合：通过3个FAU（56个耦合器，127μm间距）与PIC边缘的端面耦合，实现光信号输入输出。

◆ 开放腔桥架构的优势：

- 减少EIC-PIC间的电互连层级，降低信号损耗；

- 便于光纤阵列的高精度对准与机械固定，无悬挂延伸；

- 简化PIC边缘的光学界面处理，避免传统封装的遮挡问题。

尽管具有上述优势，这种架构也面临一系列挑战。组装过程中的一些关键风险包括：基板腔体制造导致的分层；PIC 芯片的高翘曲，给光纤对接耦合带来挑战；在 EIC 芯片上附着带有悬伸的 EIC-PIC 3D 堆叠的工艺和处理风险；PIC 减薄和切割，同时保持边缘完整性。为应对这些风险，建模是理解失效模式和规划多芯片封装组装的关键。

该项目开发了相应的模型以理解与已识别风险相关的关键失效模式，并协助定义组装工艺和材料。首先评估了室温及 80°C 下的封装翘曲，并进行了凸形翘曲预测，并评估了 PIC 芯片前边缘的翘曲和倾斜，以评估光纤连接的高风险区域。结果显示，中心 PIC 芯片在前边缘（与光纤阵列单元附着的位置）的翘曲和倾斜风险较高。而基板的建模仿真则显示，基板将面临较高的热应力风险，EMIB 区域的局部梯度最为严重。

◆ 组装工艺与技术挑战

该复杂架构的组装面临多重挑战，英特尔通过工艺创新逐一突破：

① PIC芯片薄化与切割：纽约州立大学理工学院开发的正面等离子体刻蚀，能够以精确、可调的深度蚀刻每个芯片周围的区域，形成高质量的光学端面和Trench结构。结合临时载板技术实现50μm超薄PIC芯片的切割与转移，该载体确保了有源芯片侧的保护，在处理过程中无芯片移动或丢失，并满足静电放电（ESD）要求。整体平整度超过晶圆公差，最终能够实现 ±2μm 的均匀芯片厚度；

② 3D EIC-PIC堆叠：对于 3D 芯片堆叠组装，关键挑战是分立切割芯片的die-to-die键合、异形芯片的堆叠互连和开放腔的精密底部填充。为实现芯片对芯片键合，开发了一种新型键合方法和载体。与芯片制备一样，这种第二种临时载体能够利用现有设备和附属设备实现芯片对芯片键合。该载体能够承受芯片键合的温度和键合力，确保无芯片移动，并满足 ESD 和平整度要求。载体可以修改为不同的外形，允许在单个载体上重构多个芯片，并具有用户定义的芯片位置和间距。芯片对芯片键合工艺是采用甲酸回流（FAR）的 “热 tack” 热压键合（TCB）。该工艺通过焊料凸点的最小润湿和机械变形实现临时弱键合。TCB 堆叠后，芯片经过 FAR 处理，清洁表面，实现自对准，并完成焊料的完全坍塌和润湿。此外，FAR 工艺改善了单个 PIC 芯片的电镀和焊料凸点工艺缺陷。

③ 底部填充优化：针对开放腔结构，采用喷射阀多点分散技术，精确控制填充范围，避免材料污染PIC光学边缘；

④ 热管理与可靠性：选用聚合物导热界面材料（TIM）避免电干扰，通过优化热压焊温度曲线（降低峰值温度），解决基板因热应力导致的分层问题。

最终，该原型样机成功实现了光纤阵列与PIC的端面耦合，光学性能稳定，验证了开放腔桥架构在大规模光互联封装中的可行性。本文演示的概念验证（POC）多芯片封装以及该领域正在深入研究的 POC，表明将光子学集成到封装中的前景广阔。将其与先进封装架构（如 Foveros 和 Foveros Direct）相结合，可实现更节能、更高带宽的光子封装。CPO量产的关键挑战是光学连接器、封装组装和测试的吞吐量、良率、可负担性和成本，而板级和系统级CPO可靠性也非常关键，但当前相关的测试数据还非常有限。未来的CPO研究需要解决和优化系统级可靠性，并开发能够最大化良率和吞吐量的架构。

三、EMIB-T（TSV）：EMIB技术的下一代演进

(原文标题：EMIB-T (TSV) Advanced Packaging Technology–EMIB’s Next Evolution)

随着AI/ML应用对超大型封装（HLFF）和高带宽内存（HBM）的需求激增，传统EMIB在功率传输效率上的局限性凸显。EMIB-T（TSV）技术通过硅通孔（TSV）构建从封装底部到HBM芯片的直接低阻功率传输路径，显著提升功率效率，同时支持超高速UCIe-A芯片间通信，为大规模异构集成奠定基础。