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VHDL无法推断“”at“”的寄存器，因为它不会在时钟边沿之外保持其值

VHDL是一种硬件描述语言，用于描述数字电路的行为和结构。在VHDL中，"at"关键字用于指定信号的更新条件，通常与时钟边沿相关。在时钟边沿之外，"at"关键字指定的信号不会保持其值，因此无法推断寄存器。

寄存器是一种存储设备，用于存储和保持数据。在数字电路中，寄存器通常用于存储状态或中间结果。在VHDL中，寄存器可以使用"process"语句或"always"语句来描述。这些语句中的敏感列表通常包含时钟信号，以确保寄存器在时钟边沿更新。

然而，如果在VHDL代码中使用了"at"关键字来指定信号的更新条件，并且该条件与时钟边沿无关，那么该信号将无法在时钟边沿之外保持其值。这意味着该信号无法被推断为寄存器。

为了解决这个问题，可以使用其他方法来描述寄存器，例如使用"process"语句或"always"语句，并在敏感列表中包含时钟信号。这样可以确保寄存器在时钟边沿更新，并在时钟边沿之外保持其值。

腾讯云提供了一系列云计算相关的产品和服务，包括云服务器、云数据库、云存储、人工智能等。对于数字电路设计和硬件开发，腾讯云可能没有直接相关的产品。但是，腾讯云提供了一些与云计算和软件开发相关的产品和服务，例如云开发平台、云函数、容器服务等，可以帮助开发者进行软件开发和部署。

以下是一些腾讯云产品和产品介绍链接地址，可能与云计算和软件开发相关：

云开发平台（CloudBase）：提供全栈云开发能力，包括前端开发、后端开发、数据库、存储等。链接地址：https://cloud.tencent.com/product/tcb
云函数（Cloud Function）：无服务器函数计算服务，可以在云端运行代码逻辑。链接地址：https://cloud.tencent.com/product/scf
容器服务（TKE）：提供容器化应用的部署和管理服务，方便开发者进行应用的打包、发布和运行。链接地址：https://cloud.tencent.com/product/tke

请注意，以上产品和链接仅供参考，具体选择和使用需根据实际需求进行评估和决策。

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SPI协议学习笔记

SPI优点与缺点优点：支持全双工，通信简单，数据传输速率快缺点：在数据可靠性上存在一定的缺陷，因为它不像I2C一样有ACK应答机制 SPI总线的构成及信号类型 SPI总线只需四条线（如图1所示）就可以完成MCU与各种外围器件的通讯: 1）MOSI – Master数据输出,Slave数据输入 2）MISO – Master数据输入,Slave数据输出 3）SCK – 时钟信号,由Master产生 4）/CS – Slave使能信号,由Master控制。

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经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限，纰漏难免，欢迎大家交流指正。快速导航链接如下：

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OLOGIC块在FPGA内的位置紧挨着IOB，其作用是FPGA通过IOB发送数据到器件外部的专用同步块。OLOGIC 资源的类型有OLOGIC2(位于HP I/O banks)和OLOGIC3(位于HR I/O banks)。

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Software in the Public Interest (SPI) 是一家在纽约州注册的非营利性公司，其成立的目的是为开发开源软件和硬件的组织提供财政赞助。我们的使命是通过处理非技术性管理任务来帮助大量和重要的开源项目。

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该设计元素是专用的输入寄存器，旨在将外部双数据速率（DDR）信号接收到Xilinx FPGA中。IDDR可用的模式可以在捕获数据的时间和时钟沿或在相同的时钟沿向FPGA架构显示数据。此功能使您可以避免其他时序复杂性和资源使用情况。 1)OPPOSITE_EDGE模式-以传统的DDR方法恢复数据。给定分别在引脚D和C上的DDR数据和时钟，在时钟C的每个上升沿之后Q1发生变化，在时钟C的每个下降沿之后Q2发生变化。 2)SAME_EDGE模式-时钟C的相对边沿仍然恢复数据。但是，在负边沿数据寄存器后面放置了一个额外的寄存器。这个额外的寄存器由时钟信号C的正时钟沿提供时钟。结果，现在DDR数据在相同的时钟沿提供给FPGA架构。但是，由于此功能，数据对似乎是“分离的”。Q1和Q2不再具有对1和2。相反，出现的第一个对是对1和DONT_CARE，在下一个时钟周期之后是对2和3。 3)SAME_EDGE_PIPELINED模式-以与SAME_EDGE模式类似的方式恢复数据。为了避免SAME_EDGE模式的“分离”效应，在上升沿数据寄存器的前面放置了一个额外的寄存器。现在，数据对同时出现在Q1和Q2引脚上。但是，使用此模式将使Q1和Q2信号更改的延迟时间增加一个额外的周期。

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在前一章中，我们介绍了Verilog HDL提供的内置基本门。本章讲述Verilog HDL指定用户定义原语U D P的能力。

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在FPGA系统中，如果数据传输中不满足触发器的 Tsu和 Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。

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今日说“法”：让FPGA设计中的亚稳态“无处可逃”

欢迎大侠来到FPGA技术江湖新栏目今日说“法”，当然，在这里我们肯定不是去研究讨论法律法规知识，那我们讨论什么呢，在这里我们讨论的是产品研发以及技术学习时一些小细节小方法等，欢迎大家一起学习交流，有好的灵感以及文章随笔，欢迎投稿，投稿请标明笔名以及相关文章，投稿接收邮箱：1033788863@qq.com。今天带来让FPGA设计中的亚稳态“无处可逃”，话不多说，上货。

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所谓等效寄存器（equivalent registers）是指具有同源的寄存器即共享输入端口（时钟端口和数据端口）的寄存器。等效寄存器可能是设计者无意引入，也可能是有意为之。对于无意引入的寄存器，Vivado在综合阶段可将其优化掉，从而避免了额外的触发器（Flip Flop）开销，让利于关键模块或关键路径。这里重点关注“特意”构造的等效寄存器。

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嵌入式：I/O接口扩展

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IDDR和ODDR原语是针对7系列芯片使用，spand可以使用IDDR2和ODDR2

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把若干个触发器串接起来，就可以构成一个移位寄存器。由4个边沿D触发器构成的4位移位寄存器逻辑电路如图11-41所示。数据从串行输入端D1输入。左边触发器的输出作为右邻触发器的数据输入。假设移位寄存器的初始状态为0000，现将数码D3D2D1D0(1101)从高位(D3)至低位依次送到D1端，经过第一个时钟脉冲后，Q0＝D3。由于跟随数码D3后面的数码是D2，则经过第二个时钟脉冲后，触发器FF0的状态移入触发器FF1，而FF0变为新的状态，即Q1D3，Q0＝D2。依此类推，可得4位右向移位寄存器的状态，如

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一周掌握 FPGA VHDL Day 5

今天给大侠带来的是一周掌握 FPGA VHDL Day 5，今天开启第五天，带来常用电路的VHDL程序。下面咱们废话就不多说了，一起来看看吧。每日十分钟，坚持下去，量变成质变。

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前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作：

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FPGA基础知识极简教程（1）从布尔代数到触发器

从初学者对数字设计的疑问？到什么是FPGA？什么是ASIC？再到布尔代数如何在FPGA内部实现？最后到数字设计的核心元件触发器？本文将从简洁的角度带你认识这些数字设计的必备基础知识！

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今天给大侠带来今天带来FPGA 之 SOPC 系列第七篇，NIOS II 高级技术，希望对各位大侠的学习有参考价值，话不多说，上货。

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FPGA时序分析专题课，4月23日开课！

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时序分析笔记系列（一）、建立与保持时间etc.

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