系统Verilog条件类型定义
系统Verilog是一种硬件描述语言（HDL），用于描述数字系统的行为和结构。在Verilog中，条件类型定义是一种定义数据类型的语法，它允许根据不同的条件定义不同的数据类型。条件类型定义通常用于根据不同的状态或参数值选择不同的数据类型。
条件类型定义可以通过关键字typedef和if-else语句来实现。以下是一个示例：
typedef if (CONDITION) TYPE1 else TYPE2 myType;在这个示例中，如果条件CONDITION为真，则myType将被定义为TYPE1，否则将被定义为TYPE2。
条件类型定义在硬件设计中具有广泛的应用场景。它可以用于实现数据结构的灵活性，根据不同的条件选择不同的数据类型。例如，在设计中需要根据不同的参数值选择不同的寄存器位宽，条件类型定义可以帮助实现这个功能。
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我记得，在Verilog中，在case语句的表达式中使用常量是有效的，但它在VHDL中也有效吗？
// Verilog example
case(1'b1)
A[2]: Y<=2'b11;
A[1]: Y<=2'b10;
A[0]: Y<=2'b01;
default:Y<=2'b00;
endcase
浏览 1提问于2014-08-20得票数 3
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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。
所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
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在Verilog中，似乎有一整套函数(?)以$开头，如$display、$write、$time等。
这些对象是什么？它们被称为什么，我可以在哪里获得关于它们的全面列表和文档？
浏览 5提问于2012-04-03得票数 2
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3回答
我已经编译了我的基准测试并生成了.hex文件。在verilog文件中包含.hex文件的位置。
我所有的verilog文件都是火箭芯片文件夹中的Top.DefaultVLSIConfig.v和memdessertMemDessert.DeafultVLSIConfig.v
我的操作系统中没有vcs模拟器，我可以使用verilog文件和hex文件在另一个平台上进行模拟吗？
海德尔
浏览 0提问于2015-12-11得票数 1
我需要使用"if-else“或"case”设置一个常量的值，并根据另一个常量的值选择一个不同的常量值。这在VHDL中是可能的吗？这将是模拟开始时的常量值的一次更改...示例：
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity bridge is
generic (
burst_mode :std_logic := '0'
);
end entity;
architecture rtl of bridge is
浏览 5提问于2019-08-06得票数 3
我正在做riscv-sodor，我想修改Makefile来生成Verilog。我该如何完成这项任务？
致以敬意，
浏览 4提问于2016-12-01得票数 0
2回答
当检测到不应该发生的预条件时，我有一个模块具有断言。当我给模块无效的输入时，我如何编写基于这个断言失败的测试？
在过去，我用Verilog PLI做过这样的事情。我正在学习SystemVerilog，我更愿意使用一些Verilog或SV构造，如果可能的话，避免运行单独的程序。
浏览 7提问于2013-08-20得票数 1
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1回答
我在用verilog实例化一个模块时遇到了一些麻烦。我正在使用Altera平台来开发和模拟verilog代码。
我遵循了这个例子(以及其他几个例子)：
我编写了一个模块(最大)，它在两个有符号输入之间找到最大值。
我正在开发的另一个模块是一个用于基因序列比对的收缩阵列。细节并不重要，但是当我试图实例化一个最大模块时，我会得到一个错误。
到目前为止，这是我的代码：
module maximum (a, b, out);
input signed [15:0] a;
input signed [15:0] b;
output reg signed [15:0] out;
always @* b
浏览 0提问于2015-01-26得票数 1
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我试图解析Verilog代码，包括Verilog编译器指令。我的解析器目前坚持这样的指令通常以换行符结尾。
`ifdef foo <newline>
这是因为在早期的Verilog标准中没有对编译器指令进行任何讨论，除了粗略地“指令可能发生在源中的任何地方”之外，而且我发现的所有示例都没有违反这条规则。考虑到编译器指令可以说是受"C“启发的，而C的指令必须以换行符结尾，这似乎是合理的。
在一个开放源码规范( CPU )中，我遇到了以下几行代码，我认为它是经过彻底测试的(即有效的)代码：
`ifdef PR_ERROR if ($time > 1 &&
浏览 2提问于2020-12-31得票数 0
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如何在Verilog中比较宏和常量？下面的代码给出了错误。
module top;
`define A 10
`if (`A==10)
initial $display("10");
`else
initial $display("11");
`endif
endmodule
浏览 0提问于2016-11-28得票数 1
2回答
我希望与verilog simulation实时交流，就像我在某个地方输入一个数字，verilog simulation可以读取并显示它。所以我找到了一种使用读/写文件进行通信的方法。首先，我编写了一个c程序来扫描我在终端中输入的内容，并实时更改特定文件中的数字。然后我想，如果verilog保留fscanf文件，它就可以通信。我写了下面的verilog代码，它可以工作，但不是很好。如果我每次输入1~9一秒钟，它将丢失大约六个数字。我希望我输入的所有数字都能被verilog读取。我使用ncverilog进行编译。谁能告诉我如何修复我的verilog，或者有其他方式与verilog通信。非常感谢。
浏览 5提问于2013-11-14得票数 3
4回答
构造的do <blah> while (0)可以在系统verilog中综合吗？
我这样问是因为我有一些复杂的宏，我希望使用这种语法来保护它们。
例如：
`define my_macro(arg1) \
do \
my_reg <= arg1; \
valid <= 1; \
while (0)
或者有没有类似的verilog结构可以使用。Verilog将是首选，因为它被更多的工具使用。
浏览 2提问于2012-11-04得票数 1
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1回答
要测试的设计是用VHDL编写的，它的端口使用这样的无约束记录：
type forward_stream is record
data : std_ulogic_vector;
-- further members
...
end record;
这些端口现在应该从systemverilog驱动。有没有任何方法可以使用vhdl记录类型的测试台信号？如果是这样，我如何约束systemverilog中的记录？
还是必须创建一个VHDL包来约束记录并将其作为要在testbench中使用的类型提供？
由于HDL支持在不同的工具之间有很大的不同，我特别询问questasim
浏览 0提问于2016-10-21得票数 0
2回答
verilog中的$size运算符和$bits运算符有什么区别？如果我有变量，[9:0]a，[6:0]b，[31:0]c。
c <= [($size(a)+$size(b)-1]-:$bits(b)];
上面的表达式在'c‘处的输出是什么？
浏览 7提问于2012-11-12得票数 16
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当向我的SVN存储库添加一组Verilog文件时，其中一个文件被保存为二进制文件，而不是存储库中的Verilog文件。如何将文件转换回存储库中的Verilog格式(包括以前的所有版本)？
浏览 4提问于2013-08-12得票数 1
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我试图在SystemVerilog文件本身中设置一些Verilog模式的局部变量，例如：
// Local Variables:
// verilog-library-flags:("-y ../../../ip_lib/")
// verilog-typedef-regexp: ".*_t$"
// verilog-auto-reg-input-assigned-ignore-regexp: ".*")
// End:
然后在命令行中调用emacs生成代码：
emacs --batch ./test.sv -f verilog-batch
浏览 8提问于2022-01-06得票数 0
因此，我在编写Verilog文件时出现了这个错误，而且由于到目前为止我还没有使用循环，所以我不知道如何解决这个问题。
下面是代码的部分：
for(counter=0;counter=counter+25000000;counter=counter+1)
begin
out_leds<=3'b111;
end
以下是错误：
错误(10170)：Verilog语法错误在LEDS.v(20)附近的文本"=“
错误(10170)：Verilog语法错误在LEDS.v(20)附近文本")"；
期待";“
浏览 0提问于2019-05-24得票数 0
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这根棒上有一个12 The的振荡器。
我已经设法写了verilog代码来划分这个时钟和闪光LED是1赫兹。(我刚刚开始学习verilog。)
我相信这个FPGA可以在133 this的频率下工作。
有没有办法从12 the的振荡器中产生一个更快的时钟信号( verilog)？
浏览 1提问于2017-05-10得票数 0
有什么方法可以将模块名(子模块)的内容传递到模块中吗？verilog是否认为模块名是一个特殊的实体，不能是类型或字符串？
浏览 5提问于2016-05-21得票数 0
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我一直在尝试找出一个整数的绝对值，这个整数是用Xilinx SystemC指定给Verilog内核的，我看到的是Verilog把负数当作正数。
我尝试了所有的数据类型：signed int、int、Xuint32。
我的SystemC或Xilinx C代码是：
signed int data,value;
data=-20;value=0;
putfsl(data,0);
getfsl(value,0);
signed int data1,value1;
data=20;value=0;
putfsl(data1,0);
getfsl(value1,0);
在获得变量的值之后，我将它们打印在超
浏览 0提问于2011-08-11得票数 0
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对于数字计算机，总是有一个停机模式，基本上意味着关闭系统。 在verilog中，在verilog代码中使用$finish。 我只是想知道合成器将如何合成这个。
浏览 25提问于2019-04-22得票数 1
我想知道如何在verilog中使用唯一的语句。
例如
if (in0) se1 = 2'b00;
else if (in1) se1 = 2'b00;
else if (in2) se1 = 2'b00;
else if (in3) se1 = 2'b00;
如果in0和in1为真，则选择in0。
unique if (in0) se1 = 2'b00;
else if (in1) se1 = 2'b00;
else if (in2) se1 = 2'b00;
else if (in3) se1 = 2'b00;
如果in0，in
浏览 3提问于2016-03-22得票数 2
我对vhdl和系统verilog完全陌生。我必须重新编写包含以下行的vhdl文件：
library ieee;
use ieee.std_logic_1164.all;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
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1回答
我正在做一个非常简单的模型，一个输出驱动程序，可以有3个输出级别。它也可以关闭。我想要做的是把这个建模成一个真实的，这样我就可以为三个层次分配不同的数字。我不确定要做什么来模拟“关闭”状态。我发现了一些关于使用inf或NaN对z进行实数建模的讨论，但这似乎不是一个固定的论点。这是一个由两个部分组成的问题：
1)在系统verilog中，NaN是在real上建模z的正确方法吗？
2)如何在系统verilog中分配NaN？这样做是可行的：
realnum = 0.0/0.0;
但这样做似乎有点杂乱无章。是否有一种已定义的获取NaN的方法？
做我想做的事情的正确方法可能是使用verilog，但是我想避
浏览 1提问于2013-12-08得票数 1
我是系统verilog的初学者。
我想要检查信号的下降沿是否在过去的'n‘个周期中是高的。##n周期的用法对我不起作用。
逻辑x，y；
X&y -> ##2 $past(y) -> $fell(y)；这似乎不起作用
在x& y条件下，我检查的是'y‘的下降沿，在满足条件x&y之后，信号'y’在过去的2个周期内是高的。
浏览 2提问于2020-05-23得票数 0
1回答
我正在制作一个显示no的程序。用户提供的月份中的天数。我在数据流层面上制作这个程序。由于我刚接触verilog，我不知道我们是否可以在数据流级别使用if/else条件或case语句。因为使用if/else语句会使这个程序变得很容易。如果没有，我如何在数据流级别实现以下想法。
if(month==4 || month==6 || month==9|| month==11)
days=30;
else
if(month==2 && leapyear==1)
days=29;
下面是我的verilog不完整代码：
module LeapYea
浏览 0提问于2012-12-19得票数 0
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在QuestaSIM用户手册10.5a版中，第336页指出：
在最新的SystemVerilog标准(STDIEEE18000-2012)中，建立了两个重要的概念：
用户定义的Nettype ( UDN ) -UDN允许使用内置类型(如real)或用户定义的类型(如struct)来定义可以携带任意复杂数据的网络类型。因此，UDN是Verilog中wreal网络类型的推广.为了允许依赖于UDN的模型的连接性，需要一种更通用的连接机制--互连对象。
但是他们实际上并没有指定UDN是如何构造的。对“nettype”和“interconnect”的语法引用似乎接近于这种描述，但两者都无法实现-
浏览 4提问于2016-12-20得票数 2
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1回答
对Verilog库的依赖
、、、、
是否可以依赖Scala中已经编码的Verilog库？
如果不是的话，在我看来，这就像Scala的Java追溯兼容性一样重要，这使得Scala在软世界中取得了成功。
干杯
浏览 0提问于2015-04-13得票数 1
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目前，我正在通过使用Yosys将代码合成到iCE40开发板来学习Verilog。我被困在使用参数在verilog。我有以下代码：
module tst;
parameter clkspd=12000000;
parameter baudrate=115200;
localparam bitperiod=$floor(clkspd/baudrate-0.5);
localparam bittmrwidth=$clog2(bitperiod);
//localparam bittmrwidth=$clog2(103);
initial begin
浏览 15提问于2017-01-03得票数 4
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我在只读区域中安装了perl版本，以及一些包，包括包Verilog-Perl (只读区域意味着i不能从这个安装中删除文件，包括包)。
我在某个外部目录中安装了一个较新版本的Verilog-Perl，现在我希望在外部 Verilog-Perl版本中使用上面提到的perl版本，而不是包含在perl安装目录中的旧包。
也就是说，当我执行use Verilog::Parser;时，我希望加载更新的版本
我怎么发动汽车呢？
谢谢!
浏览 3提问于2014-05-28得票数 0
回答已采纳
1回答
我有一个设计，需要一些必要的参数。它需要做一些算术(比较，加法等)。对于给定的基本参数，然后根据结果初始化其他参数(或常量)。例如，看看下面的代码，
module foo(a,b);
parameter wl_in = 8;
parameter sc_in = 3;
parameter wl_out = 9;
parameter sc_out = 2;
parameter big_wl = //to be determined...
parameter big_sc = //to be determined...
//some logic
endmodule
我想确定这两个wl中哪个更
浏览 1提问于2020-07-31得票数 0
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所以我用Verilog创建了一个很大的FIR滤波器，它有256个抽头。所以我需要256个系数。我想试着让我的代码尽可能的模块化，所以我想知道是否有一种方法可以在FIR模块中创建另一个包含系数值的外部文件？目前，我只知道在Verilog中为数组赋值的方法如下：
reg [15:0] datafile [8];
initial
begin
datafile[0] = 32768;
datafile[1] = 37045;
datafile[2] = 41248;
datafile[3] = 45307;
datafile[4] = 49151;
d
浏览 1提问于2015-05-02得票数 1
task monitorPush();
begin
bit [7:0] data = 0;
while (1) begin
@ (posedge intf.clk);
if (intf.cb.wr_cs== 1 && intf.cb.wr_en== 1) begin
// @ (posedge intf.clk);
data = intf.data_in;
sb.addItem(data);
$write("%dns : Write posting to sco
浏览 3提问于2012-08-03得票数 0
我最近遇到了这个结构的Verilog代码：
reg flop_a;
always @(posedge clk) begin
if (reset)
flop_a <= 1'b0;
else if (some_condition)
flop_a <= new_value;
end
我会显式地编码一个寄存器的保持路径，但是省略了"else“条件，并暗示保持路径似乎也是有效的。
为什么这样(安全地)工作？我在verilog IEEE规范中定义的always块或定义此行为的if语句中找不到任何东西。
浏览 0提问于2019-09-06得票数 0
1回答
我正在为突破游戏的FPGA实现的一个项目。在这个游戏中，我们必须用球和球拍打碎砖块。一些砖块在与球的多次接触时可能会破裂。为此，我使用一个整数数组来表示打破特定砖块所需的命中次数。例如(2,0,1,2)表示一块砖需要两次击碎，然后是一块碎砖，然后是一块需要一次击碎的砖，等等。
此外，我已经用VHDL完成了所有的编码，但为了将结果输出到VGA屏幕上，我使用的是Verilog。
在VHDL中，我在一个包中声明了一个整数数组的类型，如下所示：
package mytypes_pkg is
type int_array is array (0 to 39) of integer;
end my
浏览 4提问于2013-04-18得票数 0
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我做了一个用于计算variance的verilog代码，在我的verilog代码中，我调用了一个定义文件，定义文件如下 `define MAXIMUM_FUNC_WIDTH 64
function integer clog2(input reg [`MAXIMUM_FUNC_WIDTH-1:0] value);
begin
value = value-1;
for (clog2=0; value>0; clog2=clog2+1)
value = value>>1;
end
endfuncti
浏览 12提问于2019-09-13得票数 0
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1回答
在verilog中是否有特殊的开始和结束关键字，以允许模拟继续运行，直到满足结束关键字？我知道这不是可综合的；但是，我只希望将其用于测试目的。此外，verilog中的$finish关键字也会退出modelsim。
浏览 0提问于2012-05-14得票数 3
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1回答
在结构声明中添加函数时出现vcs编译错误。IEEE文档没有提到是否允许在struct中使用函数。
在尝试将默认值赋值给字段时，我还得到了vcs编译错误。但在 7.2.2中是允许的。
typedef struct {
int a = 1; //compile error here
int b;
function void func();
b = a;
endfunction
} a_struct;
因此，我按照建议添加命令行和错误信息：
vcs -sverilog a.sv
Error-[V2K
浏览 3提问于2014-12-19得票数 1
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我已经在一个verilog文件中定义了所有verilog文件的宏，比如FabScalarParam.v，我首先在system.do文件中编译FabScalarParam.v，然后编译其他verilog文件。
但是当我运行"do system.do“来编译设计时，它会显示如下错误，
# ** Error: I:/programming/EDK/project_4/pcores/instruction_side_v1_00_a/hdl/verilog/StallUnit.v(6): (vlog-2163) Macro `MAX_STALL_CYCLES_LOG is undefined.
浏览 0提问于2012-12-23得票数 1
我这里有一段Verilog代码 $size(data); 其中data是一个16位数字。 但是，它在Vivado中给出了一个错误。 error: system call size not allowed in this dialect use system Verilog mode 我试着寻找解决方案，但没有运气，因此在这里张贴它。
浏览 54提问于2021-10-27得票数 1
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我试图连接VHDL模块的输出整数端口到信号。这个信号将连接其他模块。(这个模块用Verilog写)。但我遇到了这个
错误:在跨语言边界的组件实例化中不支持VHDL整数数据类型。端口"fifo4_frame_number“是连接到Verilog端口的整数VHDL信号。
我还必须说，我可以生成比特流。没有问题。
浏览 9提问于2019-09-23得票数 0
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我在VHDL中定义了以下变量，我需要将它们转换为Verilog。我首先在VHDL中列出变量，然后尝试转换它们：
VHDL代码
constant ValueLoad : std_logic_vector (11*24-1 downto 0) :=
b"0011010_0_0001111_000000000"&
b"0011010_0_0000000_000011111"&
b"0011010_0_0000001_000110111"&
b"0011010_0_0000010_001111001"&
浏览 2提问于2017-05-18得票数 0
回答已采纳
在Verilog HDL的第36页: Samir Palnitkar的“数字设计和综合指南”中，它说，数组“在Verilog中被允许用于reg、整型、时间和矢量寄存器数据类型。”例如，它用integer count[0:7];声明了一个整数数组。如何使用一组值初始化数组(计数)？
我翻阅了那本书，寻找关于如何初始化(计数)的指示，但是我找不到任何帮助我的东西。
是像编码一样简单的解决方案，integer count[0:7] = { 2, 3, 5, 7, 11, 13, 17, 19 };
浏览 3提问于2019-09-30得票数 1
1回答
我正在学习和练习Verilog HDL。我想设计一个16位并行的串联输出移位寄存器。
module verilog_shift_register_test_PISO( din, clk, load, dout );
output reg dout ;
input [15:0] din ;
input clk ;
input load ;
reg [15:0]temp;
always @ (clk or load) begin
if (load)
temp <= din;
else begin
dout <= temp[0];
temp <= {1
浏览 1提问于2018-03-15得票数 0
回答已采纳
有时，我在verilog中使用长赋值语句，该语句具有嵌套的if-else循环。
示例
assign a = (b) ? '1 : ((c&d) ? '0 : ((f&h) ? '1 : '0));
另一种方法是使用always_comb逻辑块。然而，上述方法节省了时间，并且易于快速编写代码。
浏览 1提问于2014-04-15得票数 2
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2回答
verilog中的操作数
、、、
我正在尝试使用Verilog实现PID控制器，但是在编码过程中我遇到了一些问题。
我试图将这个位置设置为parameter，就像屏幕截图中显示的那样：
但是，我遇到了一个我不知道的错误：
错误1：-
Error (10170): Verilog HDL syntax error at Verilog1.v(16) near text: "["; expecting an operand. Check for and fix any syntax errors that appear immediately before or at the specifie
浏览 4提问于2021-01-31得票数 0
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