Verilog reg和Verilog wire之间的区别经常使刚开始使用该语言的许多程序员感到困惑。作为一个初学者，我被告知遵循这些准则，这些准则通常可以正常工作：
谈到SystemVerilog，很多工程师都认为SystemVerilog仅仅是一门验证语言，事实上不只如此。传统的Verilog和VHDL被称为HDL（Hardware Description Language，硬件描述语言），而SystemVerilog则是HDVL（Hardware Design and Verification Language，硬件设计与验证语言）。由此可见，SystemVerilog也是可以用于硬件设计的，也是有可综合部分的。SystemVerilog本身由3部分构成：
通过用户自定义类型，简化了verilog代码量并实现更多功能；用户自定义类型使得代码的可读性更强；
我安装的是 modelsim-win64-10.7-se.exe 这个版本，安装并激活成功后，在modelsim的安装目录就可以看到已经编译好的 UVM库，生成了.dll文件，供UVM验证使用。
优秀的 Verilog/FPGA开源项目介绍（十九）- Verilog常用可综合IP模块库
本文旨在通过一个小设计展示SystemVerilog Direct Programming Interface (DPI)的使用。这个小设计模拟了一个交通信号灯，我们将在GUI中查看代表交通信号灯信号的波形并观察Verilog函数和C语言函数调用如何改变交通信号灯的颜色。
现在距离正式九月正式秋招还有4个月，距离八月提前批还有3个月，相信不少粉丝都在盘算着为工作做准备。今天，我以一个过来者的身份跟大家分享分享，关于秋招如何准备以及一些注意事项，希望大家能够有所收获。同时也感谢在求职过程中给予我帮助的同学们。
1.非组合型数组 2.组合型数组 3.初始化 4.赋值 5.拷贝 6.foreach循环结构 7.系统函数 1.非组合型数组 reg [15:0] RAM [0:4095] //存储数组 SV将verilog这种声明数组的方式称为非组合型声明，即数组中的成员之间存储数据都是相互独立的； （优点：易于查找元素； 缺点：消耗更多存储空间） SV保留了非组合型的数组声明方式，并扩展了允许的类型：event、logic、bit、byte、int、longint、shortint和real； SV保留了veri
相比于verilog将仍和net区分的如此清楚，在sv中新引入了一个数据类型logic，他们的区别和联系在于：
FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。
通过前段时间的面试，我发现很多入门或者工作1~2年的人，对于module的理解还停留在一种语法的关键字，类似c中的main，我相信应该还有很多人的想法都是这样。经过这几天的思考，我发现造成目前这种情况并不是个人能力导致的，而是国内的环境导致的。
Emacs 是一款强大的文本编辑器，广泛应用于软件开发和硬件描述语言（HDL）编程。本文将为您介绍如何在 Emacs 中使用 Verilog Mode 来编写和编辑 Verilog 代码。本文内容包括 Verilog Mode 的安装、基本配置及常用功能介绍，并通过示例代码帮助您快速上手。主要关键词：Emacs、Verilog Mode、安装指南、硬件描述语言、Verilog 编程。
逻辑综合其实可以很简单，下面以github上一个riscv core cv32e40p的代码（https://github.com/openhwgroup/cv32e40p）为例介绍一下怎么从零开始做综合。
函数里不能带有#10延时语句或者@（posedge clk）、wait（ready）的阻塞语句；
嗨，屏幕前的你还好吗？我是不二鱼，一个不喜欢写技术博客的IC验证工程师，写这个系列，是需要很大的勇气的，因为，写得人很多，但写得好的不多，我也是如此。我一个菜鸡，敢写UVM（应该也不止UVM，我尽量把其他知识杂糅进去），我是疯了吗？至今能有比张强老师写得好的估计也没有，我之所以写，是为了促进自己进步，换了一个新的环境，使用UVM也是日常必备，所以，以写促学，写一写我眼中的UVM，也希望能和大家一起学习，相互成就，如有错误，欢迎私信我批评指正。
想拥有自己的SystemVerilog IP库吗？设计时一个快捷键就能集成到自己的设计，酷炫的设计你也可以拥有！
建议准备仿真软件，熟悉VCS的同学可以直接使用VCS，不熟悉的同学建议直接再win平台的Questa就行了。
本文介绍了cocotb的安装、python tb文件的写法、用xrun仿真cocotb的脚本等，我们来看看体验如何。
EpicSim是芯华章基于Icarus Verilog开发的开源Verilog仿真软件, Github地址https://github.com/x-epic/EpicSim.
1 read_edif:将EDIF或NGC网表文件导入当前项目的“设计源”文件集。
从材料转行的IC验证工程师，材料人的一束微光，欢迎关注我，与我同行，愿你所有的努力都不被辜负。
相比于verilog仍和net区分的如此清楚，在sv中新引入了一个数据类型logic，他们的区别和联系在于：
自带的自动补全不但没有什么用，非常的不智能（文明用语），还会补错，严重影响使用体验。那么，怎么用vscode来敲代码呢？
安利一个vscode的插件，这也是我朋友安利给我的。它叫TerosHDL，这个插件的很多功能其实在许多地方都已经实现了，但是感觉它做了一下集成，对于写Verilog设计，特别是写Hardware design spec我觉得挺不错的。
VCS是编译型verilog仿真器，VCS先将verilog/systemverilog文件转化为C文件，在linux下编译生成的可执行文./simv即可得到仿真结果。
虽然设计的代码在仿真器中理论上来说是可以并行执行的，但是在实际仿真中，代码都是运行在CPU上的一些程序而已。SV为代码的执行顺序定义了调度机制，最大限度的减少不确定性的产生。
为避免仿真和设计竞争问题(race condition)，systemverilog中引入了program的概念。
AbstractQueuedSynchronizer抽象同步队列简称AQS，它是实现同步器的基础组件，并发包中锁的底层就是使用AQS实现的。
VHDL相对于Verilog HDL，给人最深刻的印象便是臃肿，掌握起来比较难。 本文摘自《FPGA之道》，学会站在巨人的肩膀上来对比学习二者。
我们以一个简单的加法器为例，来看下如何用vcs+verdi仿真Verilog文件并查看波形。
条件变量（Cond）是 sync 包中用于等待和通知 goroutine 的机制。条件变量需要和互斥锁配合使用，常用于等待某个条件达成的情况下，通知其它 goroutine 可以继续执行。条件变量有两个主要的方法：Wait() 和 Signal()。Wait() 方法用于等待条件变量的通知，会自动释放互斥锁，并将当前 goroutine 挂起；Signal() 方法用于通知等待在条件变量上的一个 goroutine 可以继续执行，如果没有等待的 goroutine，则该通知会被忽略。
ACE (Adaptive Communication Environment) 是早年间很火的一个 c++ 开源通讯框架，当时 c++ 的库比较少，以至于谈 c++ 网络通讯就绕不开 ACE，随着后来 boost::asio / libevent / libev … 等专门解决通讯框架的库像雨后春笋一样冒出来，ACE 就渐渐式微了。特别是它虽然号称是通讯框架，实则把各个平台的基础设施都封装了一个遍，导致想用其中一个部分，也牵一发而动全身的引入了一堆其它的不相关的部分，虽然用起来很爽，但是耦合度太强，学习曲线过于陡峭，以至于坊间流传一种说法：ACE 适合学习，不适合快速上手做项目。所以后来也就慢慢淡出了人们的视线，不过对于一个真的把它拿来学习的人来说，它的一些设计思想还是不错的，今天就以线程同步对象为例，说一下“史上最全”的 ACE 是怎么封装的，感兴趣的同学可以和标准库、boost 或任意什么跨平台库做个对比，看看它是否当得起这个称呼。
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new 函数中并没有把传入的 addr 值赋值给对象，所以不管 new 传入多少，都是打印的 bit [31:0] addr 的默认值，此处没有赋值，打印 0；
条件变量是一种高级的线程同步机制，它允许线程在某个条件发生变化之前等待，直到条件变为真才被唤醒。在 Python 中，可以使用 threading.Condition 类来创建一个条件变量。条件变量有三个操作：wait()、notify() 和 notify_all()。wait() 方法用于等待条件变量，notify() 方法用于通知等待的线程条件变量已经发生变化，notify_all() 方法用于通知所有等待的线程条件变量已经发生变化。
作者：愤怒的屎壳螂 来源：http://blog.csdn.net/hit0803107/article/details/52876143 最近学习spark，我主要使用pyspark api进行编程。 之前使用Python都是现学现用，用完就忘了也没有理解和记忆，因此这里把Python相关的知识也弥补和记录下来吧 多线程任务队列在实际项目中非常有用，关键的地方要实现队列的多线程同步问题，也即保证队列的多线程安全 例如：可以开多个消费者线程，每个线程上绑定一个队列，这样就实现了多个消费者同时处理不同
我们常常会把条件变量这个同步工具拿来与互斥锁一起讨论。实际上，条件变量是基于互斥锁的，它必须有互斥锁的支撑才能发挥作用。
大侠好，欢迎来到FPGA技术江湖，江湖偌大，相见即是缘分。大侠可以关注FPGA技术江湖，在“闯荡江湖”、"行侠仗义"栏里获取其他感兴趣的资源，或者一起煮酒言欢。
Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。SystemVerilog是IEEE官方语言标准的较新名称，它取代了原来的Verilog名称。Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。专有的Verilog HDL于1989年逐渐向公众开放，并于1995年由IEEE标准化为国际标准，即IEEE Std 1364-1995TM（通常称为“Verilog-95”）。IEEE于2001年将Verilog标准更新为1364-2001 TM标准，称为“Verilog-2001”。Verilog名称下的最后一个官方版本是IEEE Std 1364-2005TM。同年，IEEE发布了一系列对Verilog HDL的增强功能。这些增强功能最初以不同的标准编号和名称记录，即IEEE Std 1800-2005TM SystemVerilog标准。2009年，IEEE终止了IEEE-1364标准，并将Verilog-2005合并到SystemVerilog标准中，标准编号为IEEE Std 1800-2009TM标准。2012年增加了其他设计和验证增强功能，如IEEE标准1800-2012TM标准，称为SystemVerilog-2012。在撰写本书时，IEEE已接近完成拟定的IEEE标准1800-2017TM或SystemVerilog-2017。本版本仅修正了2012版标准中的勘误表，并增加了对语言语法和语义规则的澄清。
lab7 会依赖 lab1~lab6 ，我们需要把做的 lab1~lab6 的代码填到 lab7 中缺失的位置上面。练习 0 就是一个工具的利用。这里我使用的是 Linux 下的系统已预装好的 Meld Diff Viewer 工具。和 lab6 操作流程一样，我们只需要将已经完成的 lab1~lab6 与待完成的 lab7 (由于 lab7 是基于 lab1~lab6 基础上完成的，所以这里只需要导入 lab6 )分别导入进来，然后点击 compare 就行了。
这个例子中定义了一个互斥锁 mtx，一个条件变量 cv 和一个布尔变量 ready。worker 函数是一个线程函数，它在一个独立的线程中运行。
什么叫互斥量，顾名思义就是咱这么多人，只能有一个使用这个资源，就像共享小单车，一次只能给一个人用，一个人下车锁车了，另一个人才能去扫码开锁。
指一组进程中的各个进程均占有不会释放的资源， 但因互相申请被其他进程所占用不会释放的资源而处于的一种永久等待的状态
Verilator是一个 Verilog 仿真器和 C++ 编译器，它还支持 linting：静态分析设计问题（代码校验工具）。Verilator 不仅可以发现综合工具可能忽略的问题，而且运行速度也很快。Verilator 也非常适合使用 SDL(https://projectf.io/posts/verilog-sim-verilator-sdl/) 进行图形仿真。
在单线程的程序里，有两种基本的数据：全局变量和局部变量。但在多线程程序里，还有第三种数据类型：线程数据（TSD: Thread-Specific Data）。
传统的电路设计分析方法是仅仅采用动态仿真的方法来验证设计的正确性。随着集成电路的发展，这一验证方法就成为了大规模复杂的设计验证时的瓶颈。
学生是典型的消费者，供货商是典型的生产者。假设学生有泡面、火腿肠、玩具等等的需求，而供货商会生产尽可能覆盖学生需求的商品，但是一般并不会直接卖给学生，而是供货给超市，从而在超市里做买卖。
SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。SystemVerilog由Accellera开发，它主要定位在芯片的实现和验证流程上，并为系统级的设计流程提供了强大的连接能力。下面我们从几个方面对SystemVerilog所作的增强进行简要的介绍，期望能够通过这个介绍使大家对SystemVerilog有一个概括性的了解。
同步问题是保证数据安全的情况下，让线程访问资源具有一定的顺序性，从而有效避免饥饿问题，叫做同步。
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