我试着编写我自己的真正的双端口内存模块，希望它能被推断为BRAM：
在Vivado中运行合成后，报告中写道：
WARNING: [
浏览 117提问于2020-02-20得票数 1
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给出了在Xilinx FPGA上工作的奇妙的J1 Forth CPU ()。我正试着把它移植到Altera Cyclone II FPGA上。真正的问题是，J1 Forth会在运行时
浏览 0提问于2013-10-15得票数 2
我尝试使用Mem(1024，UInt(width=xLen))；但在Xilinx vivado.The memory中合成生成的verilog文件后，将其映射为分布式ram。理解和编辑生成的RTL文件真的很难。有没有任何明确的方法来定义内存，它可以推断为块ram。 感谢和问候，
浏览 12提问于2020-11-02得票数 1
我试着用维里罗格中的一些例子开始一门小课程，在花了很多时间寻找最好的模拟器或IDE来练习一些例子之后，我没有弄清楚如何在Ubuntu12.04上使用它。所以，我有两个问题：Linux中最好的模拟器(或IDE)是什么？
浏览 0提问于2012-11-15得票数 10
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Xilinx双口双端口RAM
、、、、
我试图使用以下配置在Verilog中构建一个RAM块：
端口A: 128位宽，与clk_a一起，将RAM块看作128位宽乘以128行深端口B: 32位宽与clk_b，将RAM块看作32位宽乘以512行深不要担心读写序列化和互斥，我会处理它上面的一层。32位乘512深，我如何重构这个内存看起来不同(有点像在C中重铸)？我知道我也许可以用32位字启用来完成这个任务，但我想看看是否有一种更干净的方法来实现
浏览 5提问于2012-04-30得票数 1
我试图在Quartus II上合成一个描述RAM块的VHDL代码。但是这个代码是为Xlinx芯片合成的。std_logic_vector(3 downto 0);end RAMB4_S4_S4;
代码中给我带来麻烦的部分是infer register for "DATA[0]" because its behavior does not match any su
浏览 1提问于2018-04-15得票数 0
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假设我使用的是xilinx Vivado，其中包含以下verilog代码，我使用insert模块将其插入到块设计中： module vivado_amm_ip #( output wire m_amm_aclk,
(* X_INTERFACE_INFO = "xilinx.comoutput wire [lw-1:0] m_amm_bc
浏览 555提问于2020-09-24得票数 0
我有以下关于双端口RAM内存的硬件描述：(CLK, RAMEnableLSBend elseend
endmodule
当我在XilinxISE 14.7中
浏览 0提问于2015-09-12得票数 0
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下面是我的只读存储器，我在一个.txt文件中有二进制值，但我不确定如何用这些值初始化只读存储器。
浏览 46提问于2020-07-20得票数 0
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我试图在中实现一个双口RAM。但是，ModelSim在编译时发出以下警告：use ieee.std_logic_
浏览 4提问于2015-08-05得票数 3
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假设我们有一个inout参数io，并希望创建一个双向静态RAM，如以下代码：USE ieee.std_logic_1164.ALL;
我们可以创建一个sram实例并在其上写入如下代码：问:综合工具如何控制多个任务，判断多个驱动程序之间的关系实现的硬件是什么？
谢谢你的评论和回答.
浏览 1提问于2015-01-02得票数 4
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大家好，我只想问一下如何调试这个在第46行中说的“不能简化操作符DIV”。在Verilog模块(Xilinx)。预先谢谢你的提示和帮助：)
这是我的8位ALU的代码input [3:0] a,
浏览 0提问于2021-03-18得票数 0
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初始化存储器阵列的典型方式是在“初始”过程中分配初始值。但是编译器抱怨说，我不能在"mem“上有两个驱动程序，这是由always_ff/always_comb/always_latch进程执行的...255];
begin end
me
浏览 2提问于2015-02-25得票数 0
我一直在尝试找出一种使用块ram (或类似的)在VHDL中转置大量数据的好方法。
使用向量的向量相对容易，但是对于大量的数据，它会变得棘手。我想使用双通道区块ram，以便我可以写入一个区块并读出另一个区块。写入8位std_logic_vectors，读出32位std_logic_vectors，其中32位是输入向量0- 31的最高有效位(至少第一次旋转)，然后是32 - 63，一直到294911，然后是最高有效位上面描述的情况是我<e
浏览 0提问于2012-10-26得票数 1
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我第一次用Vivado学习Verilog。我正在尝试用它来创建简单的缓冲门。 下面是我尝试过的代码。第一个是名为'inv.v‘的Design Source文件。我想要的是只创建一个缓冲门，如上图所示。有人知道是怎么回事吗？ 附注：我使用的是Vivado 2017.3 HLx版。
浏览 78提问于2021-09-13得票数 0
4回答
我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：synth_design -part xc7k70t -top top_module使用Xilinx XST就有点复杂了：run -ifn work
浏览 6提问于2013-07-03得票数 5
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什么是正确的，为什么要推断一个单一的端口ram与同步读取。让我们假设我的VHDL推断内存的接口是：use ieee.std_logic_1164.all;从Xilinx</
浏览 0提问于2019-08-09得票数 3
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我有一个关于Xilinx ISE块ram推断的健壮性的问题。我没有在我的机器上安装xilinx ise (今天)，但我通常会使用专门的编码完美地推断块rams，基本上依赖于：我的问题是:您能否告
浏览 0提问于2011-02-01得票数 2
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我指的是fpga中的rocketchip_wrapper.v -zynq/common/对其进行某些修改，并为新的fpga定制它。在第136行上，正在对接模块系统(系统system_i (...))。这个系统模块在哪里定义的？
另外，AXI模块是从某个地方(ip核)导入的，还是完全在设计中定义的？
浏览 4提问于2015-07-04得票数 0
在Verilog中，我无法初始化推断出的ram的内容。内存的代码如下所示： input clock, // System clock);
reg [13:0] <e
浏览 4提问于2016-04-13得票数 9
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