备注：虽然FPGA不能叫编译，但很多工程师为了方便起见，将综合+实现+生成bit文件的过程统称为编译了，这种说法大家理解就好。
很多工具，为了安全和方便，自带了很多库文件。安装软件多之后，系统中有很多重复文件。可以使用rdfind创建硬链接，删除重复文件，节省硬盘空间。
2. 进行实验时：先按教程格式化 TF 卡，然后拷贝相应的音乐（大海.wav, 上海滩.wav）至卡中；
这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中，我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。
非官方板卡也需要在官方提供的历程上进行修改，这样节省时间，而且AD936X的IP也需要参考官方的IP。
Vivado 是 Xilinx 公司于 2012 推出的新一代集成设计环境，虽然目前其流行度并不高，但可以说 Vivado 代表了未来 Xilinx FPGA 开发环境的变化趋势。作为一个 Xilinx FPGA 的开发使用者，学习掌握 Vivado 是趋势，也是必然，Vivado 是为了提高设计者的效率，它能显著增加 Xilinx 的 28nm 工艺的可编程逻辑器件的设计、综合与实现效率。
）中就曾提到，隔行如隔山，做芯片的人永远无法理解只做FPGA样机的人在某些情况下不做仿真就直接上板的做法，非芯片设计出身只做FPGA样机的人也不知道这个世界上还存在更为高效的Verilog或VHDL语言的仿真工具和仿真方法，也不理解为了把一个芯片做到极致，必须严格要求代码规范的做法。为了能够使用上一篇文章中高效的Verdi或者SimVision仿真调试工具，脱离Vivado等仿真工具单独搭建仿真环境的就成为比较急迫的需求了。
该文讲述了如何使用Vivado软件进行FPGA开发，包括如何新建工程、编写代码、添加约束、进行综合、生成编程文件、配置器件、下载编程文件、调试和验证等步骤。同时，文章还提供了一些常见问题和解决方法，包括如何提高Vivado编译速度、如何锁定IP核、如何添加外部时钟输入等。此外，文章还介绍了一些常用的Vivado命令和快捷键，以帮助用户提高工作效率。
对于那些刚开始使用 HDL（如 VHDL 和 Verilog）进行编程的人来说，运行仿真以更好地了解该语言的工作原理非常重要。我们来看看四个仿真器——Icarus Verilog、GHDL、Vivado 和 Modelsim——并讨论它们的优缺点。
VIVADO工程目录中包含很多中间生成文件，这导致一个工程大小普遍在几百MB甚至GB级别，在我们保存工程备份或者使用Git的时候是很不方便的。好在VIVADO为我们提供了大量的脚本，我们可以只保留工程的源码和一个脚本，在需要恢复工程时使用tcl恢复VIVADO工程。
Vivado 2024.1, Vitis Classic 2024.1, Avnet UltraZed Board. AMD R2544 Board, Ubuntu 20.04
赛灵思近日宣布推出 Vivado® ML 版，这是业内首个基于机器学习（ML ）优化算法以及先进的面向团队协作的设计流程打造的 FPGA EDA 工具套件，可以显著节省设计时间与成本，与目前的 Vivado HLx 版本相比，Vivado ML 版将复杂设计的编译时间缩短了 5 倍，同时还提供了突破性的平均达 10% 的结果质量（ QoR ）提升。
进入installer_v3.5目录下 , 运行installer进行安装进程（这里需要注意的是，需要退出root权限，在用户模式下进行安装）：
在IC领域中常用的脚本有Tcl、Perl、Shell、Python等，在这些脚本里面，Tcl（“工具命令语言”（ 即Tcl的全称Tool Command Language））由于其语法简单，易上手等特点，在FPGA开发中越来越受到重视。
本文主要介绍ZYNQ PS + PL异构多核案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4。其中测试板卡为TMS320C6678开发板，文章内容包含多个特色案例，如axi_gpio_led_demo案例、axi_timer_pwm_demo案例、axi_uart_demo案例、emio_gpio_led_demo案例、mig_dma案例等，由于篇幅过长，文章分为上下6个小节展示，欢迎大家按照顺序进行文章内容查看。
大二的时候，接触硬件描述语言。Vivado自带的编辑器实在很难用，为了有更加舒适的体验，我寻找着取而代之的方法。 网络上的答案大同小异，基本上都是用的Sublime Text.（我的学长们也都是） 平时写工程的过程中，我习惯使用VsCode,尤其是在微软收购GitHub之后，虽然越来越卡了。但是我还是尽可能的选择了Code,现在用了一年多了，感觉还是很不错的，接下来分享一下如何配置使用，让您的生活更美好。
部分硬件设计中需要CPU完成对电路寄存器的配置，为了完成Zedboard对FPGA上部分寄存器的配置功能，可以在PS单元（处理器系统）上运行裸机程序（无操作系统支持）完成和PL单元（FPGA部分）的数据交互功能，此时PS单元更像单片机开发；另一种方法是PS单元运行Linux操作系统，通过驱动程序和应用程序完成对硬件寄存器的读写操作，并且Linux有着完整的网络协议栈支持，后续可拓展性更强，可以更好的发挥ZYNQ这种异构架构芯片的性能。主要分为两部分，分别阐述Zedboard中FPGA和处理器互联总线与硬件设计和Zedboard处理器系统上嵌入式Linux的移植与通过驱动和应用程序简单配置FPGA寄存器的实现。上次介绍了没有操作系统下的驱动和应用程序开发，本文介绍带操作系统的驱动和应用程序开发。
按Xilinx的XTP613 - VCK190 Board Interface Test v2.1，运行BoardUI.exe，执行vck190 BIST 测试。注意，在开始之前，需要安装QSPI Flash子卡 X-EBM-01。 BoardUI要求指定Vivado Lab Edition的目录。电脑没有安装Vivado Lab Edition，只安装了Vivado，因此指定Vivado的目录。
很多芯片可以暂时超频使用。 当然，出于良品率、长期可靠性考虑，厂家官方都不建议超频使用。
今天给大侠带来FPGA Xilinx Zynq 系列第七篇，本篇内容目录简介如下：
最近群里有很多人遇到上述的情况，一直觉得不可思议，以前没有遇到这种情况，如果是很常见的情况，那官网一定有人反馈，如果是极特别的情况，那么也就只能按照BUG处理了。
在芯片选型时，我们常常需要查看芯片的资源情况，此时，就要用到选型手册。通常，Xilinx对于每个系列的FPGA都会有对应的选型手册，例如，对于7系列FPGA，可以查看xmp101，UltraScale系列可以查看xmp102，UltraScale+系列可以查看xmp103，Versal Permium系列可以查看xmp463，这些文档可以很方便地在官网搜索并下载，也可以直接在Xilinx Documentation Navigator上直接查看。
高层次综合（High-level Synthesis）简称HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。
有的时候需要查找一些官网的例程进行学习和参考，但是总感觉无从下手，今天就教大家怎么利用官网和Vivado的Documention进行相关的操作。
首先下载vivado webpack installer，目前最新版本为2019.1，可以去Xilinx的官网进行下载。
本文主要介绍 HLS 案例的使用说明，适用开发环境： Windows 7/10 64bit、Xilinx Vivado
本文主要介绍HLS案例的使用说明，适用开发环境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx Vivado HLS 2017.4、Xilinx SDK 2017.4。
这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中，我们讲解了如何创建硬件和软件工程。在本文中，我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。
通常，综合（Synthesis）所消耗的时间比布局布线要短，但从代码风格角度而言，我们也能找到一些端倪来缩短综合所用的时间。如下图所示代码，左右两侧功能是一致的，区别在于左侧采用了for generate语句，for循环里嵌套了always模块；右侧实际上不需要generate语句，always里直接使用了for循环（注意：实际上，这里不需要for循环，只是为了说明for循环对编译时间的影响）。单独对左侧模块采用OOC综合，耗时2分钟；而右侧耗时1分钟。因此，我们在用for循环时要谨慎一些。
今天给大侠带来FPGA Xilinx Zynq 系列第二十七篇，开启十五章，讲述Vivado HLS: 近视之项目剖析等相关内容，本篇内容目录简介如下：
目标：在Linux环境下，基于VCU118板卡恢复出100G corundum NIC。
还是使用昨天的那个设计好的文件，打开方式一样，需要先打开System Generator 2018.2，然后等待相关的库加载到MATLAB了，再从MATLAB中打开之前设计的模型文件，就是.slx为后缀的文件，如下所示的例子：
今天给大侠带来FPGA Xilinx Zynq 系列第三十篇，开启十七章，带来 IP 的创建 等相关内容，本篇内容目录简介如下：
今天给大侠带来FPGA Xilinx Zynq 系列第二十三篇，开启十一章，讲述Zynq 片上系统的开发等相关内容，本篇内容目录简介如下：
二、设计文件输入 Flow Navigator–Project Manager–add sources或Sources窗口的
$./petalinux-v2017.3-final-installer.run /opt/pkg/petalinux
HLS是FPGA代码的综合技术。FPGA的基本知识可以从FPGA学习之基本结构得到。Xilinx的文档《Introduction to FPGA Design with Vivado High-Level Synthesis》中的两幅图可以很好的回答这一问题。
Vivado可以导出脚本，保存创建工程的相关命令和配置，并可以在需要的时候使用脚本重建Vivado工程。脚本通常只有KB级别大小，远远小于工程打包文件的大小，因此便于备份和版本管理。 脚本里指定了Vivado的版本、器件的型号，IP的版本。如果导出脚本时的相关版本，和恢复工程时的相关版本不一样，会导致创建工程失败。可以通过手工检查和修改相关版本信息，升级Vivado工程脚本，使新的Vivado也能恢复出对应的工程。 目前我电脑中只有Vivado 2020.2。但是得到了一份Vivado 2020.1为开发板vck190 es的创建的工程脚本。下面以把前述脚本升级到Vivado 2020.2为例，讨论如何升级Vivado工程脚本。
Linux上运行Vivado这类EDA工具要比Window上快很多，大概就是优化的问题，所以选择Linux上开发是一个比较好的选择（主要是免费）。国内习惯了Win系统，所以用Linux比较少，那么有没有既可以在Windows上做一些文档之类的编写办公，同时在Linux上做FPGA开发呢？
今天给大侠带来 MicroBlaze 串口设计，开发板实现使用的是Digilent basys 3，如有想要入手 basys 3 开发板的，可以联系牛总：18511371833。话不多说，上货。
1 read_edif:将EDIF或NGC网表文件导入当前项目的“设计源”文件集。
安装环境：WIN10 64位 软件版本：Vivado 2018.2 + Modelsim_win64_SE_10.5-se
PetalLinux是Xilinx公司推出的嵌入式Linux开发工具，专门针对Xilinx公司的FPGA SoC芯片和开发板，用户可以在PetaLinux工具的帮助下进行完整的开发流程，包括设计，验证，仿真，下载等。 本文将详细介绍PetaLinux的安装流程，虽然实际上基本就是把Xilinx的UG1144翻译一遍。但对于初学者而言，全是英文的Guidance还是很难受的，可能某一步要输入某个命令，但是却并不知道为什么要这么做，这并不好，也容易打击信心，尤其是UG里还有一点小错误。
手点Vivado GUI也太低效了，关注“Z胖实验室”公众号，公众号内回复 Vivado脚本 获得链接
NVDLA 是英伟达于2017年开源出来的深度学习加速器框架。可惜的是，这个项目被开源出来一年后就草草停止维护了。
Xilinx Pynq 框架允许我们将 Python 和可编程逻辑结合起来。让我们看看如何为自己的ZYNQ板卡创建 Pynq 镜像。
今天给大侠带来FPGA Xilinx Zynq 系列第六篇，本篇内容目录简介如下：
上一篇安装完相关程序后，这一篇就简单运行一个“Hello Vitis”的程序。 本例硬件平台为ZYNQ平台，具体芯片为XC7Z035。 ZYNQ 芯片分为 PL 和 PS， PS 端的 IO 分配相对是固定的，不能任意分配，而且不需要在 Vivado 软件里分配管脚，虽然本实验仅仅使用了 PS，但是还要建立一个 Vivado 工程，用来配置 PS 管脚。虽然 PS 端的 ARM 是硬核，但是在 ZYNQ 当中也要将 ARM硬核添加到工程当中才能使用。
今天给大侠带来求求你，不要胡乱“归属”ZYNQ，其实并不是所谓的FPGA！话不多说，上货。
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