我在使用下面的emacs缩进选项时遇到了问题我想将其设置为4，以申请1行if-else，for，case ..等
但是当我这样做的时候，它缩进了module
浏览 37提问于2021-03-03得票数 0
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修改verilog模式缩进
、、、、
我试图让verilog模式使用2个空格缩进所有内容，但decl和always除外。(setq verilog-indent-level-directive(setq verilog-indent-level-module(setq verilog-indent-listsnil)这些是测试模块上的结果`define
浏览 6提问于2015-06-23得票数 10
Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
我使用emacs verilog-mode来构建一些verilog源代码。然而，我观察到当代码变得很大时(就像在case语句中)，我发现很难理解哪个begin与哪个end块配对。Verilog模式有一个emacs函数，它向每个end块添加注释，显示它与哪个begin块配对。但是，这对于每个begin和end块都会显示出来。我想知道在emacs中导航verilog时有哪些选项？在给定语言中使用的分隔符的情况下(我应该能够指定begin，end是me分隔符，而不是C中的{} )，有什么函数可以执行代码折叠吗？
浏览 2提问于2018-04-20得票数 1
我使用Emacs创建和修改Verilog代码已经有一段时间了。然而，在Verilog模式下，当我尝试使用emacs命令插入"if“语句时，会遇到一个小问题：// the rest of the codeif (a<b)//rest of the code
在深入研究了可用的Verilog自定义选项后，我发现了一个名为Verilog Indent Be
浏览 6提问于2012-08-07得票数 1
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我正在使用公司模式做自动完成在Verilog-模式.我想写end并开始一个换行符。或者我应该把这个问题提交给公司模式的开发者或者Verilog模式的开发者？
浏览 2提问于2014-08-27得票数 1
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我用yosys得到了一个Can't open include file错误。是否有命令行参数来定义包含目录和/或它正在寻找包含文件的默认目录？
浏览 0提问于2015-10-27得票数 2
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see; verilog-auto-indent-on-newline t"t" means true, change it to "nil" and restart Emacs.mode1.> Click on the Pull
浏览 0提问于2014-11-24得票数 2
但是，我需要对多个实例化使用-f批处理，所以我尝试使用"emacs --batch file.v emacs verilog- AUTO_TEMPLATE -auto“。如何使用emacs verilog-mode获得声明顺序AUTOINST？的文档，我似乎需要使用verilog-auto-arg-sort:nil和verilog-auto-inst-sort:nil 我尝试将它们设置在~/.emacs和文件底部，但没有区别。// Local Variables:
/&#x
浏览 226提问于2020-12-11得票数 0
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我使用Chisel创建了一个漂亮的可重构逻辑数组，并发现自己无法测试得到的Verilog。我可以看到，通过将Verilog输出与Chisel源版本的Verilog进行比较，生成的Verilog很可能是正确的，其中消除了可能导致组合反馈的连接。
浏览 0提问于2016-01-12得票数 2
我试图删除Verilog模式下的尾随空白。我已经用菜单定制了Verilog模式："Verilog -> Customize模式.“。'(verilog-auto-delete-trailing-whitespace t)'(verilog-auto-hook(quote (delete-trailin
浏览 9提问于2016-05-14得票数 0
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有没有可能把一些verilog代码打包成chisel/scala代码？如果是，我该怎么做？我需要在chisel中使用一些verilog模块。弗朗西斯科
浏览 3提问于2014-06-11得票数 1
我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：
parameter WordLen1 = 32, WordLen2
浏览 53提问于2022-04-20得票数 -1
对于verilog编译，一次编译多个verilog文件是有利的--它们被编译成数据库(没有.o文件)。我发现我可以创建这样的规则：verilog.timestamp: $(SOURCES) hdr.vh
xmvlog $(if $
浏览 1提问于2018-08-28得票数 0
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有没有可能在veriloga中创建一个带有两个for循环的memristormodule的跨栏数组？我有以下代码，但它不能工作：electrical [`size:1] I;electrical [`size:1] V;
for(j = 1; j <= `size;
浏览 25提问于2021-07-14得票数 0
我试图编译一些非常基本的Verilog文件，其中模块输入/输出是由指导员提供的，并且我编写了一个数据流分配，但是我得到了指导员的语法错误。syntax1.v
Tool: VERILOG-XL: [path removed for stackoverflow]/verilog.exe syntax2.v
Too
浏览 2提问于2016-01-09得票数 0
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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
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在Verilog中有没有什么构造可以和SystemVerilog的typedef相媲美呢
我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995)中并不存在。但有没有可能以某种方式绕过它？
浏览 0提问于2016-02-16得票数 0
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