当有人问你是否做过任何verilog合成，这到底是什么意思？这是否意味着编写代码、模拟、将代码下载到实际硬件，还是什么？
浏览 5提问于2012-02-10得票数 6
我能否将端口连接到一个被否定的verilog端口(它将解决我的所有问题)？就像这样：附加并发症：signal_map单元已经有hdl_path，即实际的reset_port.hdl_paht()是"~my_design_module.some_long_path.reset_port_in_verilog"
你怎么做？
浏览 0提问于2018-06-26得票数 0
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我想知道是否有可能从xilinx的原理图中生成vhdl代码。我知道反向是可行的。我想要这样做，因为我很好奇在我完成了mips R2000的数据路径后，代码会是什么样子，而且这也是一种通过更改代码中的关键行来修改大型原理图的简单方法。我已经使用了原理图和vhdl，但我希望看到整个数据路径是用vhdl编写的。我使用的是Xilinx 12.3。谢谢!
浏览 1提问于2012-01-23得票数 1
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我试图写一个两位比较器的Verilog代码，但我一直收到错误。有什么帮助吗？错误码： 10170 Verilog HDL syntax error at two_bitcomparatorVerilog.v(5) near text: ";"; expecting ")"
10170Verilog HDL syntax error at two_bitcomparatorVerilog.v(7) near text: ";"; expectin
浏览 30提问于2021-09-30得票数 1
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我正在尝试调试下面所示的代码。我对SystemVerilog相当陌生，希望我能从中吸取教训。告诉我有什么建议。Error-[ICPD] Invalid procedural driver combinationVariable "Q" is driven by an invalid combination of procedural drivers.
Variables written on left-hand of "always_comb" cannot be written to by
浏览 5提问于2014-09-20得票数 0
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我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
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当我在Verilog中加或减时，一些编译器会发出警告。always_ff @(posedge clk) begin c <= a - 1;// warning exampleWarn
浏览 1提问于2019-06-05得票数 1
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请有人告诉我，为什么我们需要DPI-C函数导入来执行UVM特定的功能，如uvm_hdl_force或uvm_hdl_deposit，即使存在强制和存储系统verilog构造？
浏览 6提问于2019-09-21得票数 2
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wire X0,X1;
10112 Ignored designunit "onebit_comparator" at onebit_com
浏览 35提问于2021-09-24得票数 1
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我正在设置一个新的UVM代码，并希望在我的UVM代码中生成OOMR代码，是否需要在uvm中避免OOMR (走出模块引用)代码的概念？如果不需要，在OOMR代码之前和之后应该检查什么？
a = tb.top.env.dut.b a=u_sub.b; ncvlog: *E,ILLHIN (add.sv,6|12): illegal location for a hierarchical name (in a package).
为了防止这个问题，我认为我必须
浏览 2提问于2019-06-26得票数 0
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错误如下：Error (10137): Verilog HDL Procedural): object "SRAM_DATA" on left-hand
浏览 5提问于2012-04-18得票数 1
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我已经用Verilog创建了一个小设计，现在我想运行定时模拟。因为我知道如何处理VHDL文件，所以我想我会(几乎)用同样的方法。不幸的是，这并不容易。work.Sdesign_tb# Loading work.Sdesign_tb# FATAL ERROR while loading design它看起来像Quartus 12.1创建的VHDL文件，而
浏览 0提问于2013-07-22得票数 0
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在约西的手册里我读过
-sv2005 -sv2009 -sv2012-sv启用了对SystemVerilog特性的支持。(只支持SystemVerilog的一小部分)
什么是虚幻的？
沃尔夫在中说，"Verilog几乎就
浏览 4提问于2019-12-19得票数 1
当我合成由Chisel生成的verilog模块时，我得到了这类警告(很多!)：在生成verilog代码时，是否有删除这种“无用”信号的选项？我在scala代码中使用此选项生成verilog： def main(arg
浏览 3提问于2015-10-14得票数 2
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分割算法
、
我一直使用“/”运算符在verilog中执行除法运算。我可以得到正确的模拟结果，但问题是，由于'/‘运算符，我的代码无法合成。它显示错误“第二个操作数/应该是2的幂”。我应该如何在Verilog HDL中执行除法？
浏览 3提问于2016-10-29得票数 0
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verilog中的操作数
、、、
我正在尝试使用Verilog实现PID控制器，但是在编码过程中我遇到了一些问题。我试图将这个位置设置为parameter，就像屏幕截图中显示的那样：但是，我遇到了一个我不知道的错误：错误1：-Error (10170): Verilog HDL
浏览 4提问于2021-01-31得票数 0
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