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unsigned(a)));end loop; end if; end process;我正在使用Quartus
浏览 5提问于2015-11-06得票数 1
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=on --tool=modelsim_oem --format=verilog grindar -c grindar {--vector_source=/home/johan/Projects/Studies--gen_testbench --check_outputs=on --tool=modelsim_oem --format=verilog grindar -c grindar --vector_source/simulation/qsim/grindar.vt
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浏览 4提问于2015-09-14得票数 9
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我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。write_verilog output.v3.)运行合成：4.)从verilog二进制文件生成verilog网表：
netgen -w -ofmt verilog
浏览 6提问于2013-07-03得票数 5
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[(select + 1) * N_OUTPUTS - 1:(select + 1) * N_OUTPUTS - N_OUTPUTS];但是当我继续进行分析时，Quartus一直向我抛出这个错误：我非常感谢在这个问题上的
浏览 13提问于2020-04-23得票数 0
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我正在使用Quartus运行模拟和分析Verilog代码。我已经搜索过互联网和堆栈溢出，但似乎还没有为我的问题找到答案。我想用我在Quartus中打开的Verilog代码运行RTL，但是当我打开Verilog代码本身时，编译和其他选项都是无效的。不过，我注意到，当我打开一个QPF文件时，它似乎是有效的。如果是这样的话，我如何使用现有的Verilog代码来做到这一点呢？
浏览 1提问于2017-11-08得票数 0
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在Quartus合成之前，可以修改Qsys生成的Verilog吗？
我在Qsys下设计了一个组件。我在Quartus (14.0)项目下添加了design.qsys文件，并选择它作为顶层。Qsys生成一个verilog顶级组件，名为sign.v，但是如果我修改它，Quartus将在合成项目时删除我的修改。
浏览 1提问于2015-01-29得票数 0
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我正在学习Verilog与Altera's (现在的英特尔) Quartus /w和DE0_Nano Cyclone开发板。我有Charles等人的书“使用Verilog的数字系统设计”，这似乎在Verilog模块级别非常好。我还查看了许多在线教程，并且我有一个使用单个Verilog文件工作的项目，就其本身而言，这是很好的。
我缺少的是如何将一个项目分成多个层次的Verilog源文件，并且找不到任何指导。我只希望层次结构的顶层文件在Quartus项目
浏览 4提问于2017-01-05得票数 0
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我需要在布尔电路中实现一些多变量函数；我们有什么工具可以将一些算术自动转换为布尔电路？我知道我可以构建真值表并自动将其转换为布尔电路，但这将需要非常大的电路(有2^32个条目)。
浏览 2提问于2016-03-27得票数 0
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我正在设计一个FIR滤波器在Verilog与Quartus II。我需要浮动我的系数，所以我尝试使用浮子，但reall不支持Quartus，所以我做什么？
谢谢
浏览 4提问于2015-05-03得票数 0
我有Verilog方面的经验，但是我对FPGA和Quartus II还不熟悉。我使用Quartus II来编译一个设计，看看设计使用了多少逻辑。我学习了Altera的Quartus II快速教程。该设计包含数百行verilog代码，因此应该有逻辑使用。
谢谢!
浏览 4提问于2013-12-12得票数 0
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我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
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我已经用Verilog创建了一个小设计，现在我想运行定时模拟。因为我知道如何处理VHDL文件，所以我想我会(几乎)用同样的方法。不幸的是，这并不容易。Sdesign_tb File: C:/Users/K_impl/Sdesign_tb.v# Error loading design
它看起来像Quartus12.1创建的VHDL文件，而我想模拟Verilog设计( Quartus同时只支持一种VHDL )。或者，也许还有
浏览 0提问于2013-07-22得票数 0
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我正在尝试合成一个使用Intel Quartus软件的设计。在合成流程中，我得到了一个警告："Verilog声明警告:向量有超过2**16位“。由于工程规格，导线长度超过2^16位。在Verilog/System Verilog中是否有任何关于导线最大位宽的限制？
浏览 0提问于2019-07-28得票数 1
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这几天我用ModelSim做模拟，我遇到了一个问题，那就是：if (cnt == `END_CNT)reg [7:0] cnt;
always @(posedge这是我的编码风格，在Quartus中可以很好地工作。
浏览 0提问于2014-01-08得票数 2
但是，错误报告指出：
Verilog语法错误靠近文本"-“；期待”。或"(“)。
浏览 4提问于2020-08-08得票数 2
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我想在Quartus2 Verilog中进行类型转换.例如)reg3:0 b；但是$cast不支持合成..
浏览 22提问于2021-06-09得票数 1
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set QUARTUS_INSTALL_DIR "$env(QUARTUS_ROOTDIR)" => initially i thought# below:set-- User-defined ve
浏览 1提问于2019-06-25得票数 1
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在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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当我尝试使用Quartus生成的英特尔芯片上闪存IP时，我收到此vsim错误。/FFB900_UFM/verilog/altera_onchip_flash.v Line: 309(all my libraries)除了quartus生成的verilog文件外，我在所有的文件中都使用VHDL。 任何帮助都是非常感谢的。
浏览 90提问于2021-05-03得票数 0
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我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
这是我的4x1 MUX代码：
浏览 2提问于2018-04-11得票数 0
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