在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。然而，我可以启动Quartus，创建一个项目，合成它，启动模拟窗口并配置输入信号。然后，当单击启动Modelsim的按钮时，它将开始执行它的任务，但最终会以
模型was Altera没有被发现。请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟>选项> Quartus II模拟器”来使用Quartus II模拟器。
这根本不是事实。我可以通过运行vsim来启动Modelsim。下面是完整的输出。任何解决这个问题
浏览 4提问于2015-09-14得票数 9
很抱歉有这么笼统的问题。我有Verilog方面的经验，但是我对FPGA和Quartus II还不熟悉。我使用Quartus II来编译一个设计，看看设计使用了多少逻辑。我学习了Altera的Quartus II快速教程。
然而，经过分析和综合之后，我发现根本没有逻辑利用。只能看到顶部模块的两个输入引脚。
我设计的顶层模块是
RiSC(clk,reset)
当然，编译后，仍然只有两个引脚。
你遇到过这个问题吗？你能给我一些提示吗？该设计包含数百行verilog代码，因此应该有逻辑使用。
谢谢!
浏览 4提问于2013-12-12得票数 0
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1回答
我正在设计一个FIR滤波器在Verilog与Quartus II。我需要浮动我的系数，所以我尝试使用浮子，但reall不支持Quartus，所以我做什么？
谢谢
浏览 4提问于2015-05-03得票数 0
我在Quartus II版本14.1中编写了以下代码：
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY light IS
PORT ( x1, x2 : IN STD_LOGIC ;
f : OUT STD_LOGIC ) ;
END light ;
ARCHITECTURE LogicFunction OF light IS
BEGIN
f <= (x1 AND NOT x2) OR (NOT x1 AND x2);
END LogicFunction ;
但是在计时模拟时，我得到了
浏览 35提问于2018-02-22得票数 0
我有一个Quartus II项目被配置为与Cyclone II一起使用，我还有一个正在尝试使用模拟工具进行调试的设计。如果我能在我的设计中的每个符号块后面插入输出引脚，以查看我搞砸了哪里，那就太好了，但是如果我这样做，Quartus会抱怨它不适合设备上的设计。我该如何克服这个问题呢？
有没有一种方法可以创建某种通用项目，而不是绑定到设备，这样我就可以测试逻辑了？
浏览 2提问于2017-04-21得票数 0
4回答
我正在尝试从命令行使用Linux (Kubuntu 12.04 LTS)上的Quartus II 13.0 (免费Web包)，以便从Verilog RTL生成Verilog技术网表。我需要在一个项目中比较不同工具为数千个生成的Verilog文件生成的合成结果。因此，使用GUI并不是一个真正的选择。
例如，在Xilinx Vivado中，我可以使用以下TCL命令来完成此操作：
read_verilog input.v
synth_design -part xc7k70t -top top_module
write_verilog output.v
我使用过的大多数ASIC工具都提供了类似的接口。
浏览 6提问于2013-07-03得票数 5
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2回答
我已经在我的Linux机器上安装了Quartus和NIOS II IDE。最初，我尝试将一个现有的NIOS II项目导入Eclipse，但它只是坐在那里旋转，最终告诉我它不能导入该项目，因为它已经存在了。
我试着在Win10机器上安装所有的东西，然后导入OK项目。我确实注意到，原始项目中的一些路径有反斜杠。因此，例如：
#include "..\subfolder\include_file.h"
就像一件事。我不知道这是否是引起问题的原因。
于是，我尝试在Quartus中创建hello world NIOS处理器，并从零开始创建一个NIOS II项目。在使用Eclipse的过
浏览 17提问于2020-12-10得票数 1
1回答
我正在做一个产生大量组件的项目。我遇到的问题是Quartus正在/db目录中生成大量的文件，大约有几十万个。
我正在开发的系统存储空间有限，而且速度也很慢。只需删除db文件夹就需要20分钟的时间，对于这个项目，我需要做很多单独的构建，所以这是一个很大的瓶颈。
Quartus是否支持在合成过程中将db存档保存在ram中？
Vivado有create_project命令的create_project选项。有等价物吗？我已经看过"Quartus II脚本参考手册“，但还没有发现任何东西。
Quartus版本为19.1
谢谢。
浏览 2提问于2021-04-19得票数 1
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试图在远程RHEL5 Linux (2.6.18-308.1.el5内核64位)框上通过SSH连接通过PuTTY 0.62和运行在Windows /Win7 7上的本地Xming 6.9.0.31 X服务器运行Altera (2) 9.0。
我已经将PuTTY设置为转发X11，并在此服务器上成功地远程运行其他X程序。
如果我使用Cygwin/X服务器，Quartus II 9.0将正确显示。
Xming X服务器在命令行上没有报告任何可见的错误；它似乎只是在显示初始空白的白色框后挂起。
这是已知的问题，Altera Quartus II 9.0和Xming？有可能知道不相容的根本原因吗？
浏览 0提问于2012-05-30得票数 0
2回答
iam当前在Quartus II v12.0中使用NIOS II
由于Nios II使用C语言，它将被允许打开文件，但命令fopen("filename"，"readmode")；不可用，因为它不在Nios的stdio.h上，所以我的疑问是，如何在Nios中打开文件？我需要使用一个新的库吗？我必须将我的代码块stdio.h改为我的Nios代码块吗？
现在谢谢了。
浏览 6提问于2012-09-05得票数 1
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3回答
嗯，我现在使用的是NIOS II，Quartus II 12.0和iam面临一些问题。
我想知道如何在Nios II上操作图像，如果有任何库允许我这样做的话，我喜欢写下图片，读取像素，如果可能的话，还可以读取图像。
即使你不知道如何加载图像，但你知道一个图形库，我可以在其中使用，请告诉我。
谢谢，Guiaki。
浏览 1提问于2012-08-29得票数 1
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我对VHDL非常陌生，我想得到一些帮助。您看，我们的教练告诉我们编码二进制的除法(首先将二进制转换成整数)，如果除数为零，那么输出误差波形将在仿真中显示。这是我的代码：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity division_in is
Port ( A : in STD_LOGIC_VECTOR (7 downto 0);
B : in STD_LOGIC_VECTOR
浏览 3提问于2017-08-18得票数 1
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我不能在我的64位计算机上使用Quartus 14.1.0和Linux (喘息和Jessie)。
如果我在控制台上启动它，我就会收到这样的消息：
user@fpgaformation:/opt/altera/14.1/quartus/bin$ ./quartus
Inconsistency detected by ld.so: dl-close.c: 743: _dl_close: Assertion `map->l_init_called' failed!
并正确地启动了GUI。但是，在使用了几分钟之后，quartus突然消失了，终端上没有消息，只有一个altera问题窗口。在
浏览 1提问于2015-02-16得票数 2
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我有一个由Quartus II中的VHDL代码创建的电路，还有一个状态机。我选择了编码类型：one-hot。我有9个州，所以我应该有9个人字拖。
可以观看Quartus如何在方案中实现它们吗？我只能看到状态表。
另一个问题是如何使用这些触发器的输出。我需要把它们连接到leds上，但我不知道怎么找到它们。
如果有必要，我会添加我的代码。
浏览 4提问于2016-06-25得票数 1
1回答
我有Xilinx背景，现在我碰巧在Altera设备上写了一些代码。我有一个关于产生后合成模型(也是后拟合)的问题。在Xilinx上，我有netget，可以生成verilog或vhdl后合成模型，我的设计可以自由使用，例如在iverilog编译器中。I quartus ii我找到了quartus_eda工具，但我无法执行我想要的，我可以生成*.vo文件，这些文件看起来很好，但我无法找到库来覆盖在那里使用的元素。我正在使用--tool=modelsim。我该在哪里照顾他们？
浏览 3提问于2015-09-28得票数 0
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1回答
我在使用Altera的Quartus II时遇到了一个问题。在VHDL课程中，我有一个关于VHDL变量与信号行为的问题。该理论认为VHDL变量会立即获得新值。另一方面，信号的新值需要延迟。因此，两种情况下的结果是不同的。但这不是我使用Quartus工具时发生的事情。我出乎意料地得到了两个相同的结果。我不知道为什么会发生这种情况，请告诉我？？
浏览 0提问于2015-04-10得票数 0
1回答
模型error Altera误差
、、、、
我使用的是UbuntuLinux14.04LTS和Altera 15.0网络版，由于授权错误，我很难模拟我的设计。我正在为LCD_driver设计一个液晶触摸屏，由terasic设计，由Altera设计。
老实说，我对像ModelSim-Altera这样的仿真软件没有多少经验，但我知道如何使用.vwf文件并使用它们进行仿真，我也知道如何使用信号分析逻辑分析器。在创建了应用程序.vwf文件之后，我编译了该项目，我按下run functional 并获得了一个窗口，其内容如下：
确定ModelSim可执行文件的位置..。
使用: /home/bdoronnb/Downloads/Quartus/
浏览 3提问于2015-08-09得票数 9
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TL博士:我希望能够通过双击.desktop文件并保持非sudo方式的良好外观(相对于sudo方式)，启动具有根用户隐私的GUI应用程序。
。
我在这里看过有关的问题/答案，但我不能说我了解情况并找到了解决办法。他们要么没有很好的结构和解释，要么我只是不明白。或者他们中的大多数提到了gksu，但据我所知，gksu已经从存储库中删除了。我不能安装它。
屏幕截图可以在问题结尾处找到。
我知道这将是一个混乱的问题，请原谅我。
现在，我已经在我的计算机上安装了Quartus程序，我可以通过(屏幕截图的左边)运行它：
/home/muyustan/altera/13.1/quartus/bin/quar
浏览 0提问于2020-04-15得票数 1
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我试图合成一个系统Verilog RTL设计到一个Stratix 10设备使用quartus II v.17，但继续得到以下错误。
信息(12627)：Pin ~ALTERA_MSEL0~被保留在AY8位置
信息(12627)：Pin ~ALTERA_MSEL1~被保留在AY13位置
信息(12627)：Pin ~ALTERA_MSEL2~被保留在AR14位置
错误(18994)：配置方案“被动串行”对设备无效
我所有的顶级端口都被指定为VIRTUAL_PIN，因为这只是一个更大的设计的一小部分，我只想看看它是否合成。此错误发生在所有Stratix 10设备上。每个设备的MSEL#引脚
浏览 0提问于2017-02-01得票数 0
2回答
我正在尝试减少我的vhdl代码中的逻辑元素的数量。我正在使用quartus II编程一个Altera DE2现场可编程门阵列。有没有人能给我一些建议，告诉我怎么做？
谢谢
浏览 1提问于2011-06-05得票数 0
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想知道需要在Quartus II中编写哪些可综合的VHDL代码才能使用，使用库。注意，该库已经由Megacore向导生成。我是一个完全初学者的FPGA和VHDL所以，抱歉，如果这是显而易见的。
浏览 3提问于2017-03-29得票数 0
我正在用Verilog编写一个程序，并且有一些变量，我希望看到程序在我的旋风II板上运行时的值，但是我不知道控制台在哪里(如果有.)。有办法这样做吗？我读过关于$display函数的文章，但不知道Quartus II中的输出会在哪里。不幸的是，我似乎找不到很多关于这方面的信息。谢谢你的帮助！
浏览 0提问于2014-10-21得票数 1
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我已经在LinuxMint 17.3操作系统下在我的PC上安装了Quartus II 64位.我对此没有任何意见。但我不能用模拟模型来模拟。我收到一条消息：“not Altera没有被发现.”。关于安装ModelSim-Altera的详细说明，我已经执行了。但对我没什么帮助。我还尝试在通往ModelSim-Altera的路径的末尾设置"/“。现在我不知道我要怎么做才能让它跑了。
附加信息：
在运行vsim时，我也有以下错误：
**致命: vlm进程中的读取失败(0,0)分段故障(核丢弃)
我已经尝试在 (第二个问题)下执行这些指令，但是我已经有了前面提到的错误。
在执行上述链接下的所有
浏览 7提问于2016-08-31得票数 1
我在某些Nios II代码中遇到了一些问题，我试图使用运行在Windows 7下的Quartus Web 13.1运行。
我看到的问题之一是，如果我以管理员身份启动Nios II shell，然后运行"df“命令，则不会看到我的samba共享被挂载。当我以普通用户(碰巧也是管理员)的身份运行shell时，我会看到这些共享，并且可以很好地访问它们。
Nios II shell使用cygwin bash shell。当我以管理员的身份运行shell时，是否需要做一些cygwin设置来使共享显示出来？
浏览 1提问于2014-05-19得票数 0
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1回答
我们正在考虑将一些代码移动到CPLD或FPGA中，以使其更快。我以前曾与Xilinks和他们的工具套件合作过，但出于某种原因，我们决定这次使用Altera，所以我尝试适应Quartus II。
特别是，我正在寻找一种方法来明确分配引脚到我正在使用的芯片。在Xilinx中，我会编辑netlist文件，但是在Quartus中找不到这样的东西。有一个程序(赋值=> Planner)可以做到这一点，但是它有一个笨重的GUI，我更喜欢在文本编辑器中编辑引脚，所以我的两个问题是
A:我如何找到存储引脚分配的文件？它没有列在我在项目导航器中的文件中，但是我在Planner中分配的引脚从一个会话一直到另
浏览 3提问于2011-04-11得票数 3
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嗨，你们中有更多VHDL Quartus II经验的人，请在这个问题上给我设置一下。我有以下实体和行为架构的D触发器设置和重置.
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
ENTITY Q1 IS
PORT (D,R,S,CLK : IN std_logic;
Q : OUT std_logic
);
END ENTITY Q1;
ARCHITECTURE behavioural OF Q1 IS
BEGIN
D_FF : PROCESS (CLK,R,S)
浏览 4提问于2016-01-05得票数 1
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___Hi，各位。我已经用Quartus II中的Megaw火龙实例化了一个PLL，然后我想用ModelSim SE来模拟它，因为Quartus II 10.1没有内置模拟器。我将builtInPLL.vhd (Megaw火龙的输出)和PLL_tb.vhd (testbench)复制到ModelSim项目的目录中。但是，当我编译builtInPLL.vhd时，它给出了以下错误消息：
错误: builtInPLL.vhd(39)：没有找到库altera_mf。
错误: builtInPLL.vhd(40)：(vcom-1136)未知标识符"altera_mf“。
BuiltInP
浏览 4提问于2013-09-12得票数 2
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1回答
我在FPGA中有一个简单的函数(就像一个加法器)，但是我想要这个加法器从( Quartus II )获得来自PC的输入，例如，我想增加两个12位数，但是我没有足够的开关。如何从pc机获取输入并发送到FPGA，以及如何在FPGA中获取它们？(我只有USB扩音器电缆)
浏览 0提问于2016-11-23得票数 1
我正在做一个项目，该项目应该将数据从模拟转换为近似数字，但当我尝试在Quartus II 9.1sp2 Web Edition中编译代码时出现错误，该代码在标题中显示，并在以下代码中使用Case语句：
<code>A0</code>
我是vhdl的新手，我不知道上面显示的条件到底出了什么问题。
浏览 20提问于2020-08-06得票数 0
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2回答
使用多种编程语言构建一个大型软件(例如Altera Quartus II )是否可行(和/或实践)？这意味着，该软件的菜单是用c++编写的，也许用户与之交互最多的核心功能界面是用java构建的。这有可能吗？如果是这样，那么使用大型软件这样做的缺点/好处是什么？
浏览 3提问于2012-09-26得票数 1
回答已采纳
2回答
我需要通过将外部输入放入一个三态缓冲区来解决CPLD的外部输入问题。我知道Quartus II有一个三态缓冲区大函数，但我很好奇-如果我只是告诉它在特定管脚上输出Z，是否会自动合成以便在该管脚上启用三态缓冲区，或者我必须实现该函数/编写一个缓冲区？
浏览 3提问于2011-05-13得票数 2
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我是VHDL的新手。我想创建一个异步工作的边缘检测器(不使用时钟信号)。 为此，我使用了一个简单的示意图： ? 在Quartus II (Altera/Intel)中，我有这样的代码： ----
signal MyInput_Change : std_logic;
----
process (MyInput)
begin
MyInput_Change<= not(not (MyInput)) xor MyInput; --edge detector
if ( MyInput_Change = '1' ) then
--chang
浏览 112提问于2019-03-25得票数 1
1回答
我试图模拟一个非常简单的.vo文件，即quartus编译的输出，我附加了我的代码、.v文件和quartus输出.vo文件。模拟模型采用-altera.试运行后，屏幕上出现了跟随错误。我怎么才能解决这个问题？
谢谢
CA.v：
module CA (input a , b, output c);
assign c = a + b;
endmodule
CA.vo：
// Copyright (C) 1991-2014 Altera Corporation. All rights reserved.
// Your use of Altera Corporation's desig
浏览 2提问于2014-12-16得票数 1
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2回答
想知道always块中的事件控制语句的行为：
always @(posedge clk) begin: TEST
...
@(wait_for_signal_from_subsystem);
...
@(wait_for_another_signal_from_subsystem);
...
end
该进程是否会“卡住”，直到事件信号到来，还是会在每次clk边沿到来时重新启动？
这也是可合成的(Quartus II说是，但还没有模拟...)？这是一种良好的做法，还是有其他更好的方法来解决这个问题？
浏览 0提问于2013-03-26得票数 1
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我目前正在使用quartus素数(16.1)和NIOS II eclipse工具链。我试图编译一个简单的C++ Hello应用程序，但我得到了如下错误：
"onchip_memory2_nios2‘溢出609088字节“
我现在的问题是:对于NIOS II目标来说，这种行为正常吗？这个目标的字符串(也是所有STL容器)实现是否真的需要这么多内存(我有大约128 the内存)？有没有人有在C++中为NIOS目标开发软件的经验，并且知道情况是否如此？
我很高兴能得到任何帮助。谢谢!
应用程序如下所示：
#include <string>
int main()
{
浏览 3提问于2016-12-08得票数 2
我正在尝试安装一个从互联网下载的应用程序(这是一个相当大的站点- 阿尔特拉，所以我不认为问题在于安装文件)。在终点站我跑了
sudo ./install
并在此过程中遵循指示。然后出现一个错误并停止进程，告诉我我没有足够的磁盘空间(它说我没有3.5 Gb的空闲空间，但我有30 Gb的空间)。看上去像这样
------------------------------------------------------------
Cyclone II 12288k
-------------------------------------
浏览 0提问于2016-11-24得票数 1
回答已采纳
当我是Quartus II中的config pll_reconfig模块时，设计中的generate语句必须为不同实例指定不同的字符串参数(文件名)。我试过以下代码：
genvar i;
generate
for (i=0; i<2; i=i+1) begin:u
rom #($sformatf("mif%d.mif",i)) U(
//signals connected.
);
end
endgenerate
据说这段代码是不可合成的。如何在generate中指定变量字符串参数？
浏览 1提问于2013-06-27得票数 0
1回答
我试图模拟我的VHDL文件，但遇到以下错误：
# ** Error: (vcom-11) Could not find work.lab1.
#
# ** Error: (vcom-1195) Cannot find expanded name "work.lab1".
#
# ** Error: Unknown expanded name.
# ** Error: VHDL Compiler exiting
# ** Error: c:/altera/12.1/modelsim_ase/win32aloem/vcom failed.
# Error in macro ./
浏览 0提问于2013-01-27得票数 1
回答已采纳
我在linux上使用的是quartus 14.1网络版，但每次我启动它时，几分钟后我就会收到这个错误。我试着寻找如何修复它，但我走进了死胡同。所以有人知道我该怎么解决这个问题吗？
*** Fatal Error: Segment Violation at 0x7f672b52728a
Module: quartus
Stack Trace:
0x214ed: addbyter + 0xd (curl.so.4)
0x21829: dprintf_formatf + 0x159 (curl.so.4)
0x22a45: curl_mvsnprintf + 0x25 (cu
浏览 1提问于2019-10-21得票数 0
使用2014年版本的Quartus II软件(网络版)，在编译以下代码时收到错误10170：
module shifter16 (A, H_sel, H)
input [15:0]A;
input H_sel;
output [15:0]H;
reg [15:0] H;
always @ (A or H_sel)
begin
if (H_sel)
H={A[14:0],1'b0};
else
H={A[15],A[15:1]};
end
endmodule
收到的错误：
错误(10170)：Verilog语法错误在shifter16.v
浏览 2提问于2014-04-22得票数 1
我有一个VHDL有限状态。我创建了一个类似于TYPE的内部TYPE t_SM_Main IS (s_Idle, s_Start, s_TX1, s_TX0, s_Cleanup);，我还在Quartus内部创建了一个大学程序VWF，用于模拟我的VHDL代码的响应。
在没有使用ARCHITECTURE ENTITY PORT映射导出模拟器的情况下，在模拟器中可以看到定义在PORT中的信号吗？(这也会带来问题，因为TYPE定义需要先于PORT定义。)
另一种措辞方式是，我想知道是否有一种方法可以将ENTITY不是作为一个黑匣子，而是一个白色的盒子。
我使用Quartus II 64位13.1，没有
浏览 0提问于2019-05-15得票数 0
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2回答
当我的输入被改变时，我想要改变我的输出，但是在这个改变之后，我的输出将在4个时钟周期内保持不变。经过4个时钟周期后，如果输入被改变，输出将随着输入而改变。总之，在输出发生变化之后，我想在4个时钟周期内等待。
我可以用第二个时钟来做这件事，但我不想用这种方式。我怎样才能得到下面显示的结果？
我正在使用Quartus II 9.0网络版。
浏览 3提问于2015-03-19得票数 1
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在Quartus II状态机中，我有一个8位的输入。在一个状态到状态的转换中，我想检查输入的低4位是否为例7
我添加到转换条件中的代码
input[3:0] == 7
但每次我想在中编写vhdl时，都会出现这个错误：
HDL file generation was NOT successful, Error (154013): Component 01 contains an illegal name character combination
我不知道我是否可以通过这种方式进行检查，我对verilog编码了解不多，我正在使用图表
浏览 0提问于2016-11-11得票数 0
我试图为一个学术项目创造一个展位倍增器，我犯了一个最奇怪的错误。不确定这是否可以追溯到Quartus II，还是与VHDL有关。
每次我试图分析和详细说明下面的代码时，这个过程将无限期地冻结(我已经运行了一个小时)，在分析和综合阶段的46%，在控制台中最后一行是12127 Elaborating entity "booth_mul" for the top level hierarchy，没有任何其他特别的警告或注意到的错误(只是通常的(found x design units,...) )
ARCHITECTURE booth_mul OF booth_mul IS
BEGI
浏览 2提问于2017-02-20得票数 0
我正在尝试模拟RAM类型的存储器，输入和输出显示在同一行和功能，并通过3个控制引脚选择。ceN用于使能器件(否则输出为高Z)，weN用于使能写入随机存取存储器，oeN不使能输出到data_io矢量。这些控件都是有效的低位类型。
这通过了Quartus II下的编译，但不能很好地模拟Modelsim或Quartus的内置模拟。
library ieee ;
use ieee.std_logic_1164.all ;
entity ram1 is
port ( address : in integer range 0 to 255 ;
浏览 1提问于2014-05-31得票数 1
1回答
我试图在我的DE2-115号Altera板上运行不同的开源项目/游戏，然而，这些项目通常是在不同的板上开发的，比如: Xilinx 3、DE0、DE1、...etc。
我的问题是，在这样的项目中，我需要改变哪些东西才能使它们成功地在我的董事会上运行？
我通常做的第一件事是更改板类型并导入我的板的引脚分配文件。但是，这些项目仍然成功编译，但没有提供预期的功能。我在用Quartus II设计软件。
非常感谢！
浏览 8提问于2015-11-15得票数 2
回答已采纳
1回答
我正在尝试为FPGA编程编写verilog代码，在这里我将实现一个VGA应用程序。我使用Quartus II和Altera DE2。
目前，我的目标是在编译过程中获得一个640x480 rgb映像(方法并不重要，只要它工作并且是有效的)。我想出的最佳解决方案是使用matlab将图片转换为rgb十六进制文件，并使用$readmemh将它们输入寄存器。
但是，正如这里所讨论的：
它花费了太多的时间，显然没有办法避免这种方法。如果这只是时间，但也有尺寸问题，640x480几乎花费了大部分的免费空间。
我希望的是一些系统功能或可变类型的verilog，它将以不同的方式获取和存储图片，这样大小就不再是问
浏览 14提问于2015-05-24得票数 2
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所以我刚开始使用FPGA，目前我正在使用Altera 1板和Quartus II软件，并将其用于硬件项目。所以我的问题是，我有一个包含0和1的二值图像数据的.txt文件，怎样才能最好地将这些数据加载到FPGA上的寄存器中进行进一步的计算。用SDRAM？罗姆？
我目前正在用verilog编写代码，并在前面使用了verilog文件I/O语句，但我在某个地方读到了它显然不能用于合成的地方。所以对我来说最好的方法是什么。任何建议都是欢迎的。谢谢:)
浏览 5提问于2013-08-22得票数 1
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