第一次发海报，所以请原谅我的愚蠢。
我正致力于在为MPC83xx从2.6.22到2.6.26构建的linux内核上移植一个自定义的CPLD驱动程序，并且收到了一个意外的Oops。这个驱动程序在.22内核上工作得很好，但是.26内核在我对request_irq的调用中阻塞了。有谁知道为什么行为会有变化，或者更好的是，我需要做些什么来解决这个问题？
我已经追踪到对内核/irq/manage.c的调用的Oops的源代码，其中desc->chip->enable(irq)在setup_irq()中被调用，并且看起来要启用的函数指针在对ipic_set_irq_type()的调用中被清除。不
浏览 4提问于2010-04-13得票数 2
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这是我的VHDL代码： entity Operation is
port (
clk16: in std_logic; // 16 MHz input clock
start_cmd: inout std_logic; // open drain line. When CPLD sees it is pulled low, it keeps pulling it low till the operation is finished
clk_out: buffer std_logic; // output clock derived from clk16
);
浏览 8提问于2019-04-12得票数 0
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我是一个VHDL的完全初学者，所以我希望有人能帮助我的这个项目，我正在工作。
我需要实现矩形脉冲发生器，它的频率可以改变在0到255范围内。kHz中的频率值必须显示在显卡上的8个LED二极管上。为了调整输出脉冲频率，使用了两个按钮(递增/递减)。当按钮按下超过一秒时，频率会自动递增/递减。
我编写了一些代码，但在Xilinx中，我收到了大量警告。有人能给我解释一下吗？
分频器代码：
-- Frequency divider
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;
entity frequenc
浏览 5提问于2015-02-23得票数 2
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在我的项目中，我有一个现有的文件：
ABC_Existing.h
namespace Cpld_A
{
const int XXX;
}
ABC_Existing.cc使用变量XXX来做‘使用命名空间Cpld’。
我创建了一个新文件：
XYZ_New.h
namespace Cpld_B
{
const int XXX;
}
我正试着在XYZ_New.cc中使用它。当我编译的时候，我得到的错误是Cpld_A和Cpld_B之间的变量XXX声明不明确。ABC_Existing和XYZ_New之间没有关系。并且ABC_Exi
浏览 1提问于2012-02-16得票数 0
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我来自MCU世界，我创建了引导加载程序，以便客户可以更新固件。
FPGA和CPLD是如何做到这一点的。
对于FPGA：
由于固件存储在外部闪存中，FPGA映像是否只是写入其外部闪存，然后重新启动？但是，如果新文件损坏或更新时连接被删除，会发生什么情况呢？有没有一种方法可以创建默认备份？在MCU中，引导加载程序永远不会被覆盖，因此应用程序随时可能会出错，而引导加载程序仍然可以工作。
是否有一个单独的专用非易失性内存部分，它不会在加电时重新配置，您可以在其中加载引导加载程序？
对于CPLD：
由于镜像是在内部存储的，他们有没有办法配置自己？如何为CPLD制作引导加载程序？
其他想法：
也许你可以把
浏览 5提问于2018-04-29得票数 3
我知道，如果一个PCIe端点向主机发送多个读取请求，返回的完成包可能不整齐，然后我们需要tag字段重新排序它们。
但我想知道是否有其他方法来识别CPLD的TLP？
例如，如果我用相同的tag向主机发送2个128个字节的读取请求，返回，如果can没有按顺序到达，那么是否有可能识别和重新排序它们？
Abbreviations:
事务层协议
CPLD -完成数据
浏览 0提问于2016-06-29得票数 1
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我有一个50兆赫时钟的CPLD。
这是我的代码：
module FirstProject(clk, LED);
output LED;
input clk;
reg [32:0] count1;
reg LEDstatus;
assign LED = LEDstatus;
always @ (posedge clk) begin
if (count1 < 10000000) begin
LEDstatus <= 0;
end
else begin
LEDstatus <= 1;
浏览 0提问于2012-08-10得票数 3
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我对SPI通信protocol.On有一些疑问，我的架构在处理器和CPLD设备之间有一个SPI通信链路，我想写到其中一个寄存器上。
我计划编写CPLd LKM，它将spi_sync寄存器的地址和值传递给spi核心，使用像spi_sync这样的调用。
那么，我需要把处理器当作主设备，把CPLD器件当作从设备吗？
另外，想知道基于中断和基于轮询的SPI事务是什么意思，以及为什么在启动时基于轮询的事务是可取的？
浏览 6提问于2014-05-11得票数 1
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我在Ubuntu 12.04上有一个python2.7脚本，它使用从文本文件中获得的Fabric本地命令。当我尝试使用包含分号的一行代码时，Fabric无法解析该行并中断。有没有可以工作的语法，或者我应该寻找其他地方来运行这个命令？
-编辑
比最初包含的实际问题陈述更简洁的问题陈述。它根本不是关于Fabric，即使是打印也不能在配置文件中使用此文本：
一个python配置文件：
[firmware-jobs] 1: echo ".... ; ....." > /tmp/tmp-file
一个包含Fabric的python文件：
from ConfigParser impo
浏览 10提问于2015-01-24得票数 0
当文件(XC2C32A)位于Raspberry Pi 3B+ (Raspbian Lite)上，并且Raspberry和CPLD设备之间的连接使用JTAG HS3电缆时，如何对CPLD设备(.jed)进行编程？
浏览 3提问于2018-08-31得票数 0
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从高层次的角度来看，用Yosys瞄准一个新设备需要什么？我想瞄准Xilinx XC9572XL。我有一个这样的开发板：。Xilinx文档很好地涵盖了这个CPLD的体系结构。
我想我需要做以下几件事：
想出如何让Yosys将一个设计合成成一个基于产品和D型触发器的网络列表。
将netlist输出为Yosys的大容量格式。
为ICE40 XC9572XL创建一个“适配器”(类似于arachne，用于XC9572XL)
用需要设置的适当熔断器输出JEDEC文件，以便在前面的步骤中实现设计。
使用xc3sprog将设计结果闪存到CPLD上。
看上去很有可能。最难的是建立一个
浏览 5提问于2015-08-26得票数 5
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这是我上一个问题的扩展。我已经得到了解决方案，但我想尝试使用bean类从json字符串中提取3个值。对于给定的json结构。json结构在链接中。
我使用以下代码调用jackson：
mainbean obj = mapper.readValue(file, mainbean.class);
System.out.println(obj.clientPayload.e.h.getAk());
我已经为整个hiearchy生成了POJO，其中的mainbean类如下所示：
public class mainbean {
public Cpld cp;
public Cpld g
浏览 1提问于2012-08-21得票数 0
我正试图在Verilog中编写控制器/数据路径实现，我对什么会导致不必要的锁存感到困惑。基本上，我在negedge时钟上有一个状态机正在更新。该状态机发送5个控制信号(loadSquare、loadDelta、addDelta等)。基于机器所处状态的数据路径。数据路径和控制器的代码如下所示.
数据路径
//Control lines
reg addSquare, addDelta, decDelta;
reg loadSquare, loadDelta;
//Input lines
reg [8:0] square, delta;
//Output register
reg [7:0] o
浏览 15提问于2015-11-13得票数 5
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七段译码器
、、、、
所以我试着设计七段解码器。当按钮按下110时，LED显示器应显示1位十六进制数: 0,1,2,3,4,5,6,7,8,9，A，B，C，D，E，F。但是，当按钮按到101时，LED显示器应该显示1位十进制数: 0,1,2,3,4,5,6,7,8,9。
这是我的警告：
Xst:737 - Found 1-bit latch for signal <out<4>>. Latches may be generated from incomplete case or if statements. We do not recommend the use of latches in
浏览 3提问于2014-10-16得票数 1
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我为我的16位MIPS架构写了一个寄存器文件，这里我确保我的register0包含所有的零，没有语法错误，但是我有一些问题。
我做好打字了吗？因为我收到了一些关于生成闩锁的警告。我在这里做错了什么？
另外，conv_integer和to_integer(无符号((W_addr))有什么区别？因为当我使用to_integer(无符号(R_addr1)=0)时，我遇到了错误。
库IEEE；使用IEEE.STD_LOGIC_1164.ALL；使用IEEE.std_logic_unsigned.all；使用IEEE.NUMERIC_STD.ALL；实体重新文件是通用的( N: integer:
浏览 1提问于2014-05-02得票数 0
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我需要向直通查询添加一个YTD日期范围参数。在过去，我一直使用以下几行来拉取YTD数据：
WHERE
TABLENAME.PKUP_DATE BETWEEN to_date('01/01/2016', 'mm/dd/yyyy') AND
to_date('08/02/2016', 'mm/dd/yyyy')
将来，我想在不输入日期范围的情况下拉取YTD数据。这可以通过创建具有以下条件的常规查询来完成：
Year([CPLD_DATE]) = Year(Date())
但是，当我将这一行转换为直通查询时，它会出错。如果有人能
浏览 0提问于2016-09-02得票数 0
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调试SPI母版读取任意值的原因
、、、、
我在MAX V设备和AM335x处理器之间有一个SPI总线。MAX设备有一个SPI设置，可以反复发送定义为“STD_LOGIC_VECTOR”的x0100。这看起来挺好的。作用域上的输出重复相同的值。
在Linux中，我似乎可以得到移位的数据，或者一些随机的数据。从这里使用spi工具
当使用这些工具时，我得到以下信息：
# spi-config -d /dev/spidev0.0 -m 1 -s 10000000
# spi-pipe -d /dev/spidev0.0 -b 2 -n 1 < /dev/urandom | hexdump
0000000 0202
0000002
# s
浏览 8提问于2021-02-16得票数 1
我正在为Xilinx 6 PCIe定制板开发一个设备驱动程序。在执行DMA写入(从主机到设备)时，会发生以下情况：
用户空间应用程序：
a. fill buffer with the following byte pattern (tested up to 16kB)
00 00 .. 00 (64bytes)
01 01 .. 00 (64bytes)
...
ff ff .. ff (64bytes)
00 00 .. 00 (64bytes)
01 01 .. 00 (64bytes)
etc
b. call custom ioc
浏览 3提问于2014-02-07得票数 1
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我试图用odeint来求解二阶耦合方程。我不知道如何传递两个常量列表z0 and w0，但我试过这里是我的代码。
import numpy as np
from scipy.integrate import odeint
import matplotlib.pylab as plt
def cpld(z,w,r):
a = 0
E0 = -0.143
v0 , v0div = z
R0 , R0div = w
dzdr =[v0div,(-2/r)*v0div+R0**2]
dwdr =[R0div,2((-R0*E0)+R0*v0+(a/r
浏览 6提问于2022-03-11得票数 0
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在嵌入式编程中，当描述硬件时，通常需要在HW工程师设计时将结构元素放置在已知的预定义位置。例如，让我们定义一个结构FPGA，它有大约100个寄存器/区域，如下面的简化示例所示：
struct __attribute__ ((__packed__)) sFPGA {
uchar Spare1[0x24];
ushort DiscreteInput;
uchar Spare2[0x7A];
//CPLD_Version is required to be at offset 0xA0, so 0xA0-0x24-2=0x7A
ushort CPLD_Ve
浏览 12提问于2016-08-14得票数 6
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所以我是Verilog和CPLD的新手。我写了一些代码来打开LED，现在我想让它闪烁。
module LEDON(LED);
output LED;
reg LED;
always
begin
LED=1'b1;
end
endmodule
那么，我如何添加一个延迟，使我能够看到LED亮起和熄灭？我读到过tI必须使用触发器来降低时钟速度，但我不太确定这意味着什么。
浏览 4提问于2012-06-30得票数 1
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我正在尝试将连接到板载LED的管脚配置为输入管脚。文档说明它们是空闲的i/o，但当我用作用域探测它们时，它显示它们正在输出“高”信号。这是在MACHXO2 7000he cpld上，但我假设答案将是相同的任何马赫板。提前感谢您的帮助。
浏览 6提问于2014-08-15得票数 1
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我正在考虑用VHDL创建一个系统，它可以在通过FTDI usb转串行设备接收图像后对其进行过滤。作为其中的一部分，我相信我已经确定了我的CPLD应该处于的状态，但我以前从未用VHDL创建过复杂的状态机，所以我质疑我的方法是否合理。目前，我的状态机的基本框架如下：
begin
process(clk, reset, USB_RXFN, USB_TXEN)
begin
case state is
when IDLE =>
when NEGOTIATING =>
when RECEIV
浏览 1提问于2011-05-11得票数 3
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有时我在Xilinx中收到警告：
锁存可以从不完整的大小写或if语句中生成。我们不建议在FPGA/CPLD设计中使用锁存器，因为它们可能导致计时问题。
但是，如果我使用rising_edge()函数，那么即使我有一个不完整的情况，也没有任何警告，例如：
process (clk, rst)
begin
if (rst = '1') then
test <= '0';
elsif (rising_edge(clk)) then
test <= '1';
end if;
浏览 5提问于2014-03-31得票数 0
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我对VHDL很陌生，也许有一个基本的问题，但这里说的是：
在声明变量时，例如整数，有什么好处？
variable count_baud : integer range 0 to clk_freq/baud_rate - 1 := 0;
与
variable count_baud : integer := 0;
在CPLD/FPGA中，使用范围(仅)来限制合成房地产的规模是有意义的吗？
浏览 0提问于2018-10-04得票数 1
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我使用X宏生成函数，将GPIOs设置为0或1 (我生成了大约60个函数来设置大约30个GPIOs)。下面是一个示例(我刚刚编写了这个示例，因此语法可能是错误的)：
/* X(pin_name, pin_nb) */
#define CPLD_GPIOs \
X(Pin0, 0) \
X(Pin1, 1) \
X(Pin2, 2) \
X(Pin3, 3)
我生成访问这些GPIOs的函数：
#define X(pin_name, pin_nb) \
static void SetOn_GPIO##pin_name (void) { \
SetOn_GPIOpins(p
浏览 3提问于2020-10-09得票数 3
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我需要通过将外部输入放入一个三态缓冲区来解决CPLD的外部输入问题。我知道Quartus II有一个三态缓冲区大函数，但我很好奇-如果我只是告诉它在特定管脚上输出Z，是否会自动合成以便在该管脚上启用三态缓冲区，或者我必须实现该函数/编写一个缓冲区？
浏览 3提问于2011-05-13得票数 2
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我们的一个数据中心中有一个HP DL380 Gen8，它连接到一个UPS上，我检查了国际劳工组织，知道由于不稳定的电力，服务器已经关闭，有以下错误：
“系统已启用电源保护和禁用电源”。
我进行了一些搜索，并尝试了以下几种尝试：
更换电源。
使用另一种电源。
更换电源线。
重置NVRAM。
更新固件。
更新CPLD。
基本上我累了我能想到的一切。问题是当我在等待了几分钟之后打开服务器时，服务器没有打开，我得到了一个闪烁的红灯/Oragnish灯。
有人能帮我解决这个问题吗。这是否意味着主板烧坏了？
浏览 0提问于2014-09-21得票数 1
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9回答
我如何制作自己的微控制器？我已经使用GAL芯片做了一些工作，并编写了一个芯片来执行简单的命令，如加法、加载、移动、异或和输出，但我想做一些更像真正的微控制器的事情。
我该怎么做呢？我读过一些关于FPGA和CPLD的书，但不是很多，所以我在寻找一些关于获得什么和如何开始在它上开发的建议。
浏览 1提问于2009-03-10得票数 48
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10回答
我是一个自学的嵌入式开发人员。我主要使用在C和ASM中编程的AVR，但我也接触过其他系统。我想转移到更复杂的设备，如CPLD和FPGA，但我不知道从哪里开始。所以我的一个半问题是：
你喜欢VHDL还是Verilog ?为什么？
对于一个没有在HDL方面有经验的人来说，学习这样一个野兽的好方法是什么？
浏览 20提问于2008-10-07得票数 4
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我在python和编码方面是新手(我知道我的代码看起来很难看)。
我有一个小脚本，它将解析来自某些设备的数据。
库存函数工作良好，使用的是for循环，因此一次只能处理一个项目。
我增加了“主”功能，如果我传递一个包含几个项目的非常短的列表，这个功能也很好。我真的不明白发生了什么
如何使脚本处理在同一时间多个项目？有什么建议吗？
但是如果添加更多的设备，所有的脚本就会中断，解释器就会崩溃。
UnboundLocalError:在赋值之前引用的局部变量“net_connect”
lista_dev=["dev1","dev2","dev3","
浏览 1提问于2020-07-15得票数 0
2回答
我想从下面的输入中过滤出精确的FOC2345N1UG。我在Python语言中使用过这个正则表达式(S\/N:\s\s\s(\S+))。我正在获取所有不是所需的。 NODE module 0/RSP0/CPU0 ASR 9001, Route Switch Processor with 8GB memory
MAIN: board type 0x100401
S/N: FOC21456NKN7
Top Assy. Number: 00-0000-00
PID: ASR9001-RP
HwRev (UDI_VID):
浏览 37提问于2019-12-06得票数 0
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我需要一个FPGA，可以有50个I/O引脚。我要把它当作多路复用器使用。我想使用多路复用器或CPLD，但我为之设计这个电路的人说，他将来可能需要更多的功能，所以它必须是FPGA。
所以我在网上找一个有足够的设计例子的。你能推荐些什么(比如一个家庭)吗？另外，如果你能告诉我在挑选时应该考虑什么，那就太好了。我是个新手，还在学习。
浏览 3提问于2012-09-01得票数 0
1回答
我得到一个内核崩溃：
无法处理地址为0x00000000的数据的内核分页请求
出错指令地址: 0x8003337c
Oops:内核访问坏区，sig: 11 #1
MPC8536 DS
链接的模块: dsrmux(P) dsrnet(P) ds1631 iom_cpld ltc1840 moc_ipsec
moc_memdrv musart mvKernelExt mvPpDrv pca9505 pca9548 pca9554 phoenix_cpld sfp
NIP: 8003337c LR: 8003342c CTR: 801c7604
REGS: aefd1b10陷阱: 0300受污染:P
浏览 0提问于2015-09-08得票数 0
1回答
我是Verilog的新手，我试着制作一个CPLD电源的保护逻辑，它实际上使用了一串计时器来验证状态机。我有一个带1兆赫OSC的CPLD，我试着做一个15s定时器，我计算了代码，但是它有编译错误，说“不能被分配超过一个值”。我知道这意味着信号网络是由两个不同的信号控制的，但是它有一个错误行显示。
错误(12014)：Net "Fifty_m_second_Devide_Clock_input"，它支持“计时器”，不能分配多个值错误(12015)：Net由"clk_div:d|clk_out“错误(12015)：Net由"Fifty_m_second_Devide_
浏览 1提问于2016-01-19得票数 0
我有一个CE6851-48S6Q-HI与以下信息：
VRP (R) software, Version 8.180 (CE6851HI V200R005C10SPC800)
HUAWEI CE6851-48S6Q-HI uptime is 1 day, 9 hours, 41 minutes
CE6851-48S6Q-HI(Master) 1 : uptime is 1 day, 9 hours, 40 minutes
StartupTime 2022/10/07 07:33:05+04:30
Memory Size : 2048 M bytes
F
浏览 0提问于2022-10-08得票数 1
我正在试着写一些我认为是简单的组合逻辑方程。它适用于执行地址解码的CPLD。所以我有一个地址总线：a: std_logic_vector(15 downto 0)，并想测试一个特定的但部分的(IO)地址。(mytemp是std_logic的信号)
mytemp <= a(11 downto 2) == "1111111111";
不会飞，我也不知道为什么。我一直在寻找示例，但我尝试的所有东西都不起作用，并给出了语法错误。
我在这里做错了什么？
编辑:我在互联网上看到的'==‘，但应该是'=’。
浏览 5提问于2016-04-20得票数 1
2回答
我在飞思卡尔P2041RDB上工作，我设计了我自己的定制板，类似于RDB。但是我的董事会几乎没有什么变化，比如它没有SPD控制的RAM和CPLD只用于重置目的，我的董事会有一个Pericom1-4 PCIe开关。我的问题是，当我试图访问PCI设备时，我无法这样做。但是当我尝试通过U访问它时，设备就会被读取，但是当我尝试用内核进行访问时，我的系统无法读取这些设备。有了P2041RDB，PCIe可以正常工作，我可以访问PCI设备。我正在使用飞思卡尔的Yocto嵌入式Linux内核。
浏览 7提问于2016-03-22得票数 0
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我正在尝试将Github上的CPLD编程实用程序整合到我的Yocto构建中，但我得到了对https://github.com/kontron/altera-stapl函数的未定义引用。我知道这取决于我的食谱中的libgpiod。我是否正确地指定了依赖关系？ 这是我的食谱： SUMMARY = "CPLD STAPL Programming"
DESCRIPTION = "A userspace port of the Altera Jam STAPL Bytecode Player."
MAINTAINER = "Michael Walle <
浏览 33提问于2020-01-15得票数 1
我对CPLD编程完全陌生，我想用VHDL语言在Xilinx ISE Project Navigator中编程一个闩锁+计数器。这就是它必须工作的方式，而且必须是这样的:这种设备获得2个时钟信号。当其中一个从高状态变为低状态时，数据输入位被传输到输出，并被锁存。当第二个时钟从低状态变为高状态时，输出位将递增1。不幸的是，我的代码不想工作……
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity counter8bit is
port(CLKDA, CLKLD : in
浏览 1提问于2015-08-18得票数 0
如何在这个上升设备中配置默认网关和mgmt ip地址？
Product Name : ISCOM5508
Product Version : P300R003C000T000
ROAP Version : 1.3
System MAC Address: 000e.5e3e.aa7e
Slot ID: 1
Card Type : ISCOM5508-GPSC
System1 Version : ISCOM5508-GPSC_ROAP_2.41.1(SP1)_20160503
System2 Version : ISCOM5508-GPSC
浏览 0提问于2017-02-21得票数 1
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我最近开始了一份工作，在我接受它之前，对编码的要求并不明确。我很享受它，但学习曲线是巨大的，因为我以前从未使用过OOP。这个问题把我难住了，所以任何帮助我都会感激之至--即使它只是表明我错过了显而易见的东西！ 我目前正在尝试更新Raspberry Pi 3B上的代码，该Raspberry Pi 3B运行旧版本的Raspbian Jessie，以便它可以在Buster上运行。代码超过10,000行，但这个简化的代码片段说明了在Buster上运行时导致许多问题的根本原因。代码使用SPI与pcb上的另一个芯片进行通信。另一个芯片使用寄存器编程，CUSTAT就是其中之一。所有寄存器都表现出相同的问题
浏览 19提问于2021-06-16得票数 0
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在我最近的CPLD设计中，我实现了一个带有SPI从接口的频率计数器。SPI主控MCU在通过DRDY引脚发出信号后读出计数器。我的计数器通过翻转(DRDY <=~DRDY)来更新DRDY信号，但它需要MCU端的两个边沿引脚中断灵敏度。我想更普遍地实现它，就像典型的ADC芯片数据就绪信号行为一样，即:上升沿，保持x个时钟，然后下降沿。我认为这应该很简单，然而，作为Verilog的初学者，我把条件循环塞进了里面。
到目前为止，我的代码如下：
module ec2(INP, RST, SR, DRDY, DRDY2, DRDY3);
input INP, RST, SR;
output reg
浏览 0提问于2014-06-23得票数 0
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我试图做的是创建一个VGA控制器从格子MachXO可编程逻辑器件在Verilog。
问题
我试图用CPLD内部的25.175 MHz时钟来显示红色，分辨率为640x480 @60 MHz；然而，当我将CPLD插入显示器时，我会收到一条“超出范围”的信息；没有一个监视器可以理解我想要什么样的分辨率。
我试过什么
我在ModelSim中模拟了代码(包括图片)，除了一个问题外，一切看起来都很好。当我计算在amount显示区域中发生的时间步数(当amount正在绘制)并除以amount的频率时，我会得到479个脉冲--比我应该画的480行短一个。我不明白这是从哪里来的，因为我已经检查了很多次我的时间表
浏览 3提问于2013-04-09得票数 3
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作为我们做遗传学算法的学校项目的一部分，我正在用VHDL编写一个叫做“交叉核心”的程序。这个核心应该接受两个64位的输入“父”，两个输出“子”应该包含两个输入的部分。
这种交叉的起点是基于输入random_number的一个值，其中6位值决定了从何处开始交叉的位数。
例如，如果来自random_number的值为7(基数为10)，而输入在一个上只有0，而另一个只有1，那么输出应该如下所示：
00011111111及111.11100000000
(第7位开始交叉)
这是VHDL代码：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUM
浏览 0提问于2013-11-06得票数 1
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我正在尝试从物理开关中获取4个输入，并根据它们的状态发送到两个引脚上，我已经打开了我的CPLD，1或0。到目前为止，我完全不知道该如何做this..........This。有什么想法吗？
module count_osc (rstn, osc_clk, clk, LED, but1, but2, but3, but4, STM);
input rstn;
input but1, but2, but3, but4;
output osc_clk;
output clk;
output [2:0] STM;
output [7:0] LED;
GSR GSR_INST (
浏览 2提问于2014-12-05得票数 0
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首先，对不起，如果这是一个简单的问题，但我想不出这一点。我有这个，在第19页上的工具包上，框图显示了一条RS232线，在第20页和第22页上，原理图显示了我需要连接以使用RS232的引脚。我的问题是，尽管能够配置fpga/cpld，但我无法在我的计算机上找到com端口(使用pyserial和下面的(我尝试将第15行的COM%s更改为FTUSB-%s)。所以我的问题是：
. chip =‘chip 2’> ft2232h USB到UART/FIFO的接口是什么?芯片使用.)在计算机端(比如arduino的虚拟COM端口)？
在格子的软件中，有三个选项可以对设备进行编程。程序显示:HW 2b
浏览 11提问于2020-03-01得票数 0
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我有一个CPLD的数字输入表示复位按钮。当按下重置按钮时，信号就会升高。我需要做的是拥有一个寄存器，它的值告诉是否曾经按下按钮。基本上是个插销。当按钮高时，锁存寄存器就会高并且永远保持高。
我以为这很简单，但当我试图对它进行编码时，我收到了一堆警告。有一小部分谷歌显示：“不要用HDL做锁锁！糟糕的做法！”，但我在这里并没有看到其他的选择。
这是我的尝试。clk_10m是一个快速自由运行的时钟，pwr_off_req是按钮输入.
reg pwr_off_req_latched = 0;
always @ (clk_10m or pwr_off_req) begin
if (pwr_of
浏览 7提问于2013-01-30得票数 1
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我通常不使用verilog中的inout或高阻抗状态进行合成(假设内部逻辑最终必须作为标准的CMOS 2状态逻辑来实现)。
但是，我发现了许多用于合成的verilog，如下所示：
module top(
inout signal1,
inout signal2
);
submodule sub1 (
//outputs from sub1
signal1,
signal2
);
submodule sub2 (
//outputs from sub2
signal1,
浏览 1提问于2019-04-25得票数 0
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我从MAX7064S买了很多Altera公司的48引脚QFP CPLD( eBay 7064STC44-10n)。我试图通过ISP的JTAG引脚进行访问，但JTAG链上没有显示这些引脚，因此我无法从TDO获得任何数据。作为参考，我使用的是Terasic USB Blaster，它是原Altera设备的克隆。我有一个简单的安装一个套接字和一个我从一个信誉良好的来源购买的工作良好。这使我相信，我购买的芯片是从板上拔出的，以前配置为永久禁用JTAG，这样引脚就可以用于I/O。
根据，我把TMS和TDI拉到VCC，TCK拉到GND。
AN-39还指出：
IEEE Std。1149.1 BST电路的最
浏览 3提问于2020-06-11得票数 0
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