我有一个带有case语句的设计模块(一个部分实现的七段显示)，如下所示。然而，看起来就好像，如果没有为BCD值提供case语句，则先前分配的段值将作为BCD值的段值返回，而该BCD值在switch语句中没有被满足。 为什么会这样呢？假设我不想使用默认语句。我打印出了bcd、段和expectedOutput的值，并观察到了上面所写的内容。seven
浏览 28提问于2019-05-22得票数 0
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然后，使用提供的语法，我尝试执行以下操作，以查看是否可以在波形查看器上显示"ADD“指令 assign op_mnemonic = op_mne_e_10000);000000zzzzzzzzzzzzzzzzzzzz10000
对于枚举，有没有可能有类似于casez的东西？
浏览 1提问于2016-06-23得票数 0
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我正在尝试用Java (使用Netbeans)创建一个解析器，它可以接受任何Verilog文件作为输入，并生成一个包含gates的网表作为输出。网表不需要优化。我有一个ANTLR语法文件 111: out = 1; endcaseendmodule
我想确定输入和输出端口的名称以及它们的<
浏览 1提问于2013-12-11得票数 1
使用typedef枚举，您是否可以为未赋值的值提供一个范围？如果用户选择了一个未赋值的值，会发生什么情况？
浏览 2提问于2017-07-21得票数 0
我对verilog很陌生，并试图找出函数可以在verilog中定义/声明的位置(就像我知道函数可以在包中定义一样，还有什么？)提前谢谢。
浏览 0提问于2016-12-07得票数 0
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我有这样的代码：integer [15:0]R_f1;assign R_f2= R[31:16];
但是由于assign的原因，它没有被编译。它也可以在头文件中。
浏览 0提问于2018-10-31得票数 1
我正在尝试编译以下代码，但每次编译时都会出现错误：‘10170Verilog HDL语法错误，在FSM.v(9)靠近文本")"；检测"<=“或"="’module FSM
浏览 2提问于2016-04-25得票数 0
我有一段Verilog代码是由一位不再在我工作的公司工作的程序员处理的。下面是一个摘录：..(sclk是一条线，iclk被赋予系统时钟的值)
我还有一个单独的由于mstrobe包含在圆括号中，因此此脚本在解析#(mstrobe)时会卡住。虽然我可以很
浏览 6提问于2011-10-10得票数 3
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我习惯在emacs中用VHDL编写代码，它有很好的美化功能，可以调整信号分配。有没有类似于Verilog模式的东西？r_Clock_Count <= 0; begin o_Tx_Active <= 1'b0;Verilog模式很好地保持了if else begin end对齐，但它并不像我想的那样对作业。注意，if语句
浏览 4提问于2014-07-01得票数 3
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always_ff @(posedge sysclk) begin SOME_STATE begin variable2 <= 1; variable3 <= {variable1, variable2};
end //this case在将控制var1和2的语句赋值
浏览 0提问于2019-12-06得票数 0
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我正在学习VHDL语言，为了大学，我必须写一个具有不同描述风格的编码器，如DataFlow，Behavioural等。问题是当我不得不用"case..when“这样的语句来描述它的时候。基本解决方案应该是这样的： architecture Behav_arch of encoderw_priority when "1000"of encoderw_priorit
浏览 12提问于2020-10-10得票数 2
在verilog中，我有一个我无法克服的错误。这是代码的第一位，然后是最后一位。默认值:开始分配aluop = 3'b000；赋值mwr = 0；指定mreg = 0；指定mrd = 0；指定alusrc = 0；指定btype = 2'b00；指定regdst = 0；分配regwr= 0；错误(10170)：Verilog语法错误在Decoder.v(7)附近的</em
浏览 0提问于2012-05-04得票数 3
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我有一个图像codec.My的纯C代码，目标是开发一个有效的C模型，它将采用并在硬件中使用Verilog或一些类似的硬件描述语言来实现。我想知道的是：2.)是否需要修改数据结构。是否有任何与数组/缓冲区相关的约束(例如，它们应该用存储类寄存器来声明。(考虑使用一些FPGA、Verilog的通用硬件实现，但没有关于总线、时钟等<
浏览 3提问于2008-11-24得票数 0
我正在尝试创建包含256个元素的查找表。我搜索了几个网站，最好的方法似乎是创建一个2D数组，因为案例结构对于我的应用程序来说非常长(我还需要7个其他的表)。
浏览 1提问于2016-04-02得票数 1
在一个系统的verilog设计中，我有一个顶层模块、一个子模块和一个子模块.子模块在顶层module.Top模块中实例化的子模块也具有子子module.The层次树的实例如下所示。module sub_sub()...........`ifndef OFF`endif
..
浏览 10提问于2016-11-10得票数 1
我正在尝试实现这个问题上提到的电路：
我试着用谷歌搜索
浏览 3提问于2016-12-08得票数 0
我记得，在Verilog中，在case语句的表达式中使用常量是有效的，但它在VHDL中也有效吗？// Verilog example A[2]: Y<=2'b11;
A[1]: Y<=2'b10
浏览 1提问于2014-08-20得票数 3
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我一直在verilog中尝试实现一个小的图像过滤器，它增加了模糊效果，镜像了一个图像，或者旋转了90*。我对这东西很陌生，所以请耐心点。我注意到，在运行模拟时，寄存器在更改到新值之前有很大的延迟，这给我带来了一些问题。我设法使镜像和旋转工作，然后添加模糊过滤器。现在，由于一些奇怪的原因，它将不再工作，即使在删除了新添加的代码之后。它一直在向我显示输出是</
浏览 1提问于2014-05-17得票数 0
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