延时函数，作为一种常用函数，在不同的领域有不同的用处。而在嵌入式以及C语言的编写中，我们常常遇到需要自己来编写延时函数的情况，这种情况之下，了解其原理就显得必要。
Redis执行命令的速度非常快，根据官方给的性能可以达到10w+ qps。那么本文主要介绍到底Redis快在哪里。
现在的CPU处理器一般都是超流水线工作，动不动就是10级以上流水线，超高主频，这两者之间有什么关系呢？今天就跟大家科普下CPU流水线的工作原理，以及他们之间的关系。
并行A-H接口对应 串口OUTPUT QH ，转换串口的过程为，单片机通过控制CLK和SH/LD来把A-H的数据转化为串口，输出到GH
Redis是一种基于键值对(Key-Value)的NoSQL数据库，Redis的Value可以由String，hash，list，set，zset，Bitmaps，HyperLogLog等多种数据结构和算法组成。Redis还提供了键过期，发布订阅，事务，Lua脚本，哨兵，Cluster等功能。Redis执行命令的速度非常快，根据官方给的性能可以达到10w+qps。那么本文主要介绍到底Redis快在哪里，主要有以下几点：
时钟周期也叫振荡周期或晶振周期，即晶振的单位时间发出的脉冲数，一般有外部的振晶产生，比如12MHZ=12×10的6次方，即每秒发出12000000个脉冲信号，那么发出一个脉冲的时间就是时钟周期，也就是1/12微秒。通常也叫做系统时钟周期。是计算机中最基本的、最小的时间单位。
11、MySQL 里有 2000w 数据，redis 中只存 20w 的数据，如何保证 redis 中的数据都是热点数据？
青蛙见了蜈蚣，好奇地问："蜈蚣大哥，我很好奇，你那么多条腿，走路的时候先迈哪一条啊？"
同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。假设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延迟时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。
对于指数位宽和尾数位宽，为每一个浮点数都具有的参数，不用过多解释；对于精确度，具有多种选项，每种选项具有不同的精度-代价折中，如下表所示：
Unbuffered DIMM，定位于桌面市场，指地址和控制信号没有经过缓冲器，没有做任何时序调整（缓冲器延迟是有的）,直接到达DIMM上的RAM芯片。而Registered内存模组则对地址和控制信号等进行寄存，在下一个时钟到来时再触发输出。
扰码可以对原始的用户数据进行扰乱，得到随机化的用户数据。发送电路在发送数据前先对数据进行随机扰乱，接收电路使用相同的扰乱算法重新恢复出原始的数据。
ESL (Electronic System Level)设计理念最早可追溯至2001年，其核心思想是通过高层次语言如C/C++或图形设计工具描述或搭建系统行为并对其进行仿真验证。于是，就形成了两个分支。分支一是从高层次语言角度出发，对应产生了如Xilinx Vitis HLS (High Level Synthesis)工具；分支二是从模块化设计角度出发，对应产生了如Mathworks的HDL Coder、Xilinx的Vitis Model Composer等工具。这些工具在其适用的场合可有效加速设计开发的进度，缩短开发周期。
自1985年首款FPGA诞生以来，FPGA已经是一名在电子信息领域征战了30多年的老兵，这名战功赫赫的老兵如今已经正式开赴了一个新的战场。但是FPGA并不是万能的。相对于串行结构处理器，其设计的灵活性是以工作量的增加为代价的。FPGA与ARM、DSP（如下图所示）的比较如下。
在由单片机构成的微型计算机系统中，由于单片机的工作常常会受到来自外界电磁场的干扰，造成程序的跑飞，而陷入死循环，程序的正常运行被打断，由单片机控制的系统无法继续工作，会造成整个系统的陷入停滞状态，发生不可预料的后果，所以出于对单片机运行状态进行实时监测的考虑，便产生了一种专门用于监测单片机程序运行状态的模块或者芯片，俗称：看门狗
Tcl中的数学运算，即便是很简单的两个数相加，都要用到命令expr，看下面这个例子。在这个例子中，计算x1与x2之和时通过expr命令实现。可以看到如果直接写{$x1 + $x2}，给变量y1赋值，此时，Tcl解释器把它们当作字符串处理，并不会完成相应的计算。但如果对变量y1使用expr命令，则可得到预期结果。
移位运算是计算机三大基本运算之一，基本运算包括按位运算、逻辑运算和移位运算。 基本运算的特点: （1）仅对寄存器中的数据进行运算。 （2）计算机中最基本的操作单元，在一个时钟周期内完成。 （3）需要控制信号。 区分算术移位和逻辑移位 从运算符本身是区分不了算术移位还是逻辑移位，因为它们的运算符号都是<<，>>,实际上取决于操作数的类型。如果操作数是无符号数即是逻辑移位，如果操作数是带符号数，是算术移位。
https://medium.com/@ewoutterhoeven/how-arms-neon-enables-efficient-av1-decoding-on-mobile-5fcb3a4f6e7f
测试条件： 1、IAR8.30开最高等级速度优化。 2、MDK5.27正式版使用AC5开最高等级优化3，开启时间优化，测试C标准库和微库MicroLib两种。 3、MDK5.27正式版使用AC6开最高等级的速度优化，测试C标准库和微库MicroLib两种。 4、Embedded Studio4.30版使用GCC开最高等级优化，开C库使用Fast模式。 5、Embedded Studio4.30版使用CLANG开最高等级优化，开C库使用Fast模式。 6、DSP库使用最新的CMSIS软件包里面的V5.6.0。 7、测试单位使用DWT时钟周期计数器。 8、DSP库使用函数arm_sin_f32测试，IAR，MDK和ES都使用各自带的C库测试。执行10次，求平均。 注意，IAR，MDK和ES都有各自的C库实现方案。 提供一个STM32H7的例程供大家测评：
寄存器不用全部记住，更不能死记硬背，小代玩单片机多年，还是只记住了最常用的几个寄存器的名称，具体的位设置的什么，还是没记住。在编程时需要配置寄存器的时候，可以上网找，或者书上找别人配置的程序，稍加修改，再或者查找芯片数据手册，查看相关的寄存器的说明。死记硬背寄存器是最最下策的。每种单片机有几十上百个的寄存器，学的单片机系列多了，你记得了那么多来吗？
第一代：电子管 第二代：晶体管 第三代：集成电路 第四代：超大规模集成电路
响应时间：指的就是，我们执行一个程序，到底需要花多少时间。花的时间越少，自然性能就越好。 吞吐率：在一定的时间范围内，到底能处理多少事情。这里的“事情”，在计算机里就是处理的数据或者执行的程序指令。
冯诺依曼机 核心思想：存储程序 工作方式： 任何要计算机完成的工作都要先被编写成程序，然后将程序和原始 数据送入主存并启动执行。一旦程序被启动，计算机应能在不需操 作人员干预下，自动完成逐条取出指令和执行指令的任务。 主要思想：
今天给大侠带来FPGA Xilinx Zynq 系列第二十六篇，开启十四章，讲述高层综合等相关内容，本篇内容目录简介如下：
我们现在已经搞定了 C10K并发连接问题 ，升级一下，如何支持千万级的并发连接？你可能说，这不可能。你说错了，现在的系统可以支持千万级的并发连接，只不过所使用的那些激进的技术，并不为人所熟悉。
并行性是指计算机系统具有可以同时进行运算或操作的特性，在同一时间完成两种或两种以上工作。并行性等级可以分为作业级或程序级、任务级或程序级、指令之间级和指令内部级。
我就让进度条每秒进一格，一百秒进度条满！用了一个时钟组件。.版本 2.程序集 窗口程序集3.子程序 __启动窗口_创建完毕.子程序 _按钮1_被单击.如果 (编辑框1.内容 ≠ “” 或 编辑框2.内容 ≠ “”) 时钟1.时钟周期 ＝ 1000.否则 信息框 (“请输入内容”， 0， ).如果结束.子程序 _时钟1_周期事件.如果 (进度条1.位置 ＜ 进度条1.最大位置) 进度条1.位置 ＝ 进度条1.位置 ＋ 1.否则 时钟1.时钟周期 ＝ 0 载入 (窗口1， ， 假).如果结束
前面的文章整理了关于定时器、晶振之类的相关概念，其中有三个概念是需要掌握的，分别是晶振的频率、时钟周期和机器周期。它们三个是相关联的，如何相关联在上篇文章中也整理过了，本篇文章来进行一次计算。
以下内容均来自网上查找，并根据个人理解进行整理，刚开始学习单片机，如有不对的地方敬请指正。 先给出结论： 一个振荡周期=一个时钟周期； 一个机器周期=六个状态周期； 一个状态周期=两个节拍； 一个节拍=一个时钟周期； 一个指令周期=N个机器周期； 综上：1个指令周期=N个机器周期=6N个状态周期=12N个节拍=12N个时钟周期=12N个振荡周期 时钟周期：一个脉冲所需要的时间，为时钟晶振频率的倒数 指令周期：执行一条指令所需要的时间，是从取指令、分析指令到执行完指令所需的全部时间 机器周期：计算机中，常把一条指令的执行过程划分为若干个阶段，每一个阶段完成一项工作。每一项工作称为一个基本操作，完成一个基本操作所需要的时间称为机器周期，所以一个指令周期一般由若干个机器周期组成。
当CPU处理数据时，它会先到Cache中去寻找，如果数据因之前的操作已经读取而被暂存其中，就不需要再从随机存取存储器（Main memory）中读取数据——由于CPU的运行速度一般比主内存的读取速度快，主存储器周期（访问主存储器所需要的时间）为数个时钟周期。因此若要访问主内存的话，就必须等待数个CPU周期从而造成浪费。
测试条件： 1、MDK5.33 AC5 ，开启最高等级三级优化，开启时间优化 2、测试平台自制H730VBT板子。 3、工作主频550MHz。 4、开启硬件双精度。 5、开启硬件三角函数。 测试： 1、H730硬件三角函数。 开启20bit最高测试精度，对应6个时钟周期24次迭代。注意这里的时钟周期是相对Cordic来说的，由于Cordic是在550MHz主频的二分频下工作，所以实际测试应该是12个时钟周期完成一次三角函数计算。 这里计算了10000次sin，DMA方式。 最终需要时钟周期是200506个，也就是20个时钟周期计算一次，即36ns一次计算，这个速度还是相当给力的。 正常情况下的理论值应该是12个时钟周期就计算完毕，额外的8个时钟周期耽误在DMA等传输上了。
CPU，也被称为微处理器，是计算机的大脑。让我们通过深入了解计算机的核心，来帮助自己有效地编写计算机程序。
在上一篇文章记一次filebeat内存泄漏问题分析及调优中，我们分享了如何限制和分析filebeat的内存使用情况。在本篇中，我们将继续探索我们使用filebeat或者是beats其他组件时，可能遇到的问题。除了内存之外，CPU的使用率是我们关心的另外一个问题，一个辅助的信息采集工具，永远不应该影响业务进程的正常工作，因此，当filebeat出现可能的CPU使用率过高问题时，也需要我们尽快分析和解决。
主要功能是进行加减乘除等算术运算，还可以进行逻辑运算，又称为ALU（算术逻辑运算部件），计算机中通常采用二进制数，运算器长度一般是8、16、32、64位。
计算机系统是由硬件和系统软件组成的，它们共同协作以运行应用程序。计算机内部的信息被表示为一组组的位，它们依据上下文有不同的解释方式。程序被其他程序翻译成不同的形式，开始时是ASCII文本，然后被编译器和链接器翻译成二进制可执行文件。
从初学者对数字设计的疑问？到什么是FPGA？什么是ASIC？再到布尔代数如何在FPGA内部实现？最后到数字设计的核心元件触发器？本文将从简洁的角度带你认识这些数字设计的必备基础知识！
C语言是 面向过程 的， 关注 的是 过程，分析出求解问题的步骤，通过函数调用逐步解决问题。
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Vivado HLS工作原理 1. CAD->CAE-EDA 2.ESL(电子系统级：高级描述语言或者基于模型的设计工具) 降落 c或者c++更专注提高系统性能，生成的HDL代码是不需要看懂的。 工
1、什么是CAS？ CAS：Compare and Swap，即比较再交换。 jdk5增加了并发包java.util.concurrent.*,其下面的类使用CAS算法实现了区别于synchronouse同步锁的一种乐观锁。JDK 5之前Java语言是靠synchronized关键字保证同步的，这是一种独占锁，也是是悲观锁。 2、CAS算法理解 对CAS的理解，CAS是一种无锁算法，CAS有3个操作数，内存值V，旧的预期值A，要修改的新值B。当且仅当预期值A和内存值V相同时，将内存值V修改为B，否则什么都
XPT2046是一颗12位的ADC芯片，可以当做普通的ADC芯片使用，但是一般都是用在电阻触摸屏上，方便定位触摸屏坐标。
随着不断提升的以太网带宽对总线吞吐率要求的提升，需要在芯片内部采用更高的主频、更大的总线位宽，但受制程及功耗影响，总线频率不能持续提升，这就需要在总线数据位宽方面加大提升力度。下图为Achronix公司在介绍400G以太网FPGA实现时给出的结论，对于400G以太网的数据处理，意味着数据总线位宽超过1024bit，时钟频率超过724MHz，传统的FPGA在实现时很难做到时序收敛。
注：零基础学会FPGA时序约束。本期推送配套相关独家教学视频，关注公众号，后台回复“时序分析培训”或留下您的邮箱，即可获取视频链接。视频内容是由团队郑圆圆同学讲解，欢迎批评指正。以下是节选的视频片段。
前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test)时，为了提高测试的覆盖率，我们经常使用多路(multiplex，简称mux)传输电路的控制时钟，使电路的时钟信号可以由输入端直接控制。这些电路约束属于复杂的约束，除了理论上的讲解之外，还会进行实战，实战内容主要为围绕前面的伪路径和多周期路径进行的，主要内容如下：
经典电路设计是数字IC设计里基础中的基础，盖大房子的第一部是打造结实可靠的地基，每一篇笔者都会分门别类给出设计原理、设计方法、verilog代码、Testbench、仿真波形。然而实际的数字IC设计过程中考虑的问题远多于此，通过本系列希望大家对数字IC中一些经典电路的设计有初步入门了解。能力有限，纰漏难免，欢迎大家交流指正。快速导航链接如下：
CPU（中央处理器），也被称为微处理器，是计算机的心脏和/或大脑。本文让我们一起深入了解计算机的核心，以帮助我们高效地编写计算机程序。
体系结构指指令集体系结构，即指令集的规范，而微体系结构是指体系结构的具体逻辑实现，同一种指令集体系结构可以用不同的微体系结构，并采用不同的流水线设计，不同的分支预测算法等。
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