1回答
我正在写一个8位的1的补码减法器，它不使用像+或-这样的字级运算符。我相信它是有效的(对其他值进行了手动测试)，但任务的最后一部分是让测试平台迭代所有可能的值并将它们相加(256*256或65,536个可能的值)(不是所有的数字累积起来产生一个非常大的数字，而是0+1、0+2、... 1+1、1+2等)。并用我的</em
浏览 33提问于2020-09-12得票数 2
回答已采纳
如果我谈到2'complement，MSB被用作符号位。例如，在8位2'complement signed符号中，01111111是+127，11111111是-128。但恰恰相反，11111111在unsigned notation中是255。处理器如何知道数字是signed还是unsigned？是否有其他位用于此目的？编译器做了些什么？
浏览 0提问于2016-07-20得票数 0
在这样的例子中 input [3:0] in for(integer i = in; i < in+10; i +=1) begin end如何将in转换为i？据我所知，整数是一个32位的向量，用2的补码来解释.所以verilog用28{in[3]}来填充位向量。
浏览 0提问于2021-02-02得票数 0
回答已采纳
1回答
我用verilog做了一个项目。我们有两个4位数，一个复用器(S0，S1)和四个模块(加法器，减法器，和，xor).输出为4位。我觉得这看起来很简单。我编写了一个verilog代码，其中包含了所有模块。我给DE0板分配了引脚。正如你所看到的，输出可以在leds上看到。这是没有问题的。但是，如何将输出显示在七段显示器上而不是LED上呢？我也有大约7段显示器的引脚，所以我想我会像leds一样实现它们。我对verilog很陌生。这将是我的第
浏览 2提问于2015-10-07得票数 0
我正在尝试用verilog设计一个4位加减器。这只是我用verilog写的第二个东西，我还不知道所有正确的语法。0]X, Y; output reg carryout, overflow;
begin end
我的编译器(xilinx 10.1)一直说"Synta
浏览 0提问于2008-10-27得票数 4
回答已采纳
1回答
verilog加法器-减法器
、、、、
错误: Add_sub.v(34)：LHS在程序上的连续分配可能不是一个net: co。我想为一个选择en的全加法减法器编写一个Verilog文件(en == 0是加法器，en == 1是减法器)。我在全加法模块FA上挣扎，我试图写一个if语句来实现这一点。但我遇到了上面的错误。下面是我的代码： input [3:0]x, y; output [3:0]u;
output co
浏览 4提问于2022-12-04得票数 0
假设我想做下一个减法动作：因此，当我试图减去0-1时，我需要从左边的列中借用，但是如果。就像这样。接下来的列都是零？会不会只是个旗子例外呢？
谢谢。
浏览 4提问于2015-08-02得票数 1
回答已采纳
1回答
assign out = ({4{sel}} & (~in + 1)) | ({4{~sel}} & in);
上述verilog代码将被实现为-4个反相器、1个全加器和1个多路复用器。其思想是将sel合并到2的补码逻辑中，并产生比加法器电路消耗更少数量的门电路。真的有可能吗？
浏览 5提问于2017-11-12得票数 1
1回答
我是Verilog的新手，正在尝试编写一个代码，使用CSA将三个5位数字添加到2的补码输出中。因此，我面临的问题是如何最初声明我的输入，其中一些输入的格式如下：这是我的两个模块
fulladder fa_inst10(x[0],y
浏览 2提问于2018-02-12得票数 0
我试图为两个4位2的补码的比较器编写一些简单的verilog代码。我有两个4位输入(A3:0，B3:0)和3个输出(AeqB，AgtB，AltB)来显示A和B是否相等，如果A大于B，或者A小于B。还有第三个输入名为符号，如果0表示数字是无符号的，如果1，则数字是有符号的。
所以我知道两个有符号的2的补码可以通过减去它们来比较，但是我不能让它在我的设计中正常工作。以下是我尝试过<em
浏览 3提问于2014-02-20得票数 0
回答已采纳
(Verilog)下面是一个32位算术逻辑单元(ALU)，请参阅幻灯片。它有两个2-1和一个3-1多路复用器、一个32位加法器、一个32位减法器和一个16位乘法器。函数表显示了该ALU对F(3位控制信号)的不同值执行的不同功能。注意ALU内部不同模块之间的互连。请使用Verilog描述此ALU。您的实现应该从ALU中显示的较小的块开始，然后使用这些较小的块来构建整个ALU。换句话说
浏览 4提问于2020-09-17得票数 0
2回答
IEEE754标准的float64，32和16使用有符号的意义和有偏指数。作为一名设计硬件体系结构的学生，对我来说，用两个补码来表示意义和指数更有意义。相反，请考虑前8位表示指数，最后24位表示尾数，这两者都是2的补码。位移位、加法和乘法相对简单，硬件也不那么复杂。这是真的，我们需要一个加法器(减法器)来比较2的补码。然而，对于流水线结构，如GPU和我自己的基于FPGA的CNN加速器，我们需要避免可
浏览 2提问于2019-07-13得票数 5
b1;我期待的是E是1，因为；T是011 101 001=1010
所以，C得到010部分，E得到1。这是预期的行为，然而，我得到的C是相同的，但是E是0。我认为verilog正在将RHS变量的大小增加到4位，因为左侧是4位(1+3)。然而，对于T，它在补充T之前附加前导0
浏览 4提问于2021-01-13得票数 1
回答已采纳
2回答
这是我第一次用verilog编程，我很难弄清楚我的代码到底出了什么问题。我需要在行为代码中设计一个简单的ALU。input sel;output overflow;begin adder3bit A1(out,overflow,a,b
浏览 3提问于2016-10-06得票数 0
回答已采纳
2回答
我需要在我的Verilog代码中使用有理数。我寻找了所有的资源，但我找不到任何关于这个问题的信息。如何在Verilog中定义有理数。
浏览 0提问于2011-05-16得票数 2
回答已采纳
2回答
我正在写4位加减器的verilog代码。我使用的是结构设计。首先，我已经写了1位全加器的verilog代码。然后我用它来写4位加减器的代码。fadder (A, B, Cin, Sum, Cout); input Cin; output Cout; xor x1(t1,A,B);
xor
浏览 1提问于2018-09-02得票数 1
回答已采纳
1回答
4位加法减法器逻辑
、、、
我几乎成功地实现了n位加法减法器。它很好，除了一件事。是在第11页，我已经建立的电路。在我看来，我已经建立了正确的方式。它是一个4位加法器/减法器.因此，为了理解我与无符号携带的麻烦，让我们计算一下1111-1111在未签名。15 - 15是0，所以应该是0。没有签名的携带是什么？输入：b <= "1111";
s <=
浏览 1提问于2013-12-04得票数 4
回答已采纳
这个程序是用数据流Verilog编写的。我想做的是让加法器和减法器依赖于选择器。我目前收到了一些错误，它们要么是第10行的“连续赋值中的语法错误”(赋值{cout...} )，要么是“启动EPWave时出错:无法解析文件:在头文件中找不到$timescale。无法加载'./dataflow_hw_1.vcd'”。 我在互联网上到处寻找如何解决这个问题，但我一直在尝试推荐的解决方案，但都没有效果。当我尝试测试它的</
浏览 23提问于2019-02-22得票数 0
回答已采纳
1回答
在Verilog中设计一个四位加法器/减法器，并将其显示在七段显示器上。例如，5-7应该会导致2，但我会收到E。下面是我的代码： output s, carry_out;
assign s = (a
浏览 5提问于2020-10-31得票数 0
回答已采纳
云服务器
ICP备案
云直播
即时通信 IM
实时音视频
腾讯云开发者
