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3
回答
Verilog
/
SV
条件
变量
定义
、
、
有没有办法根据参数来操作
变量
实例化? 例如,如果我在这里只放入bit [WIDTH-1:0] a;并将==设置为1,则宽度将为0,而bit [-1:0] a;将没有意义。有没有办法在
Verilog
/
SV
中实现这一点,或者我的代码中有错误?
浏览 1
提问于2016-09-01
得票数 0
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1
回答
参数化宏用法
、
我正在尝试使用
Verilog
中的参数化宏来通过宏名动态地更改实例的主模块,如下所示。
浏览 3
提问于2015-06-04
得票数 0
3
回答
在
verilog
编译中查找所有依赖项
、
、
过度预测依赖关系并找到一些不是
sv
依赖关系的
Verilog
文件是可以的,但我不想错过任何依赖关系。 我真的必须解析
Verilog
才能确定它的所有依赖项吗?这里有一个SYSTEM\_
VERILOG
\_PATH环境
变量
。我是否需要解析SYSTEM\_
VERILOG
\_PATH
变量
中的每个SystemVerilog文件才能确定哪些模块
定义
在哪些文件中?
浏览 0
提问于2009-09-08
得票数 1
1
回答
emacs
verilog
模式局部
变量
未解析
、
、
我试图在SystemVerilog文件本身中设置一些
Verilog
模式的局部
变量
,例如://
verilog
-library-flags:("-y ../..//ip_lib/")但
浏览 8
提问于2022-01-06
得票数 0
2
回答
在foreach循环中通过chparam更改参数后找不到子模块
我已经编写了一个简单的模块(用test.
sv
编写)来演示这个问题。0] x,); hierarchy -check -top top -chparam N $N techm
浏览 21
提问于2019-09-11
得票数 0
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2
回答
Verilog
中SystemVerilog类型
定义
的等价物
、
在
Verilog
中有没有什么构造可以和SystemVerilog的typedef相媲美呢 我知道在
SV
中,我可以为类型
定义
创建自己的名称,并在构建复杂的数组
定义
时使用它。我知道typedef在
Verilog
标准(即
Verilog
-1995)中并不存在。但有没有可能以某种方式绕过它?
浏览 0
提问于2016-02-16
得票数 0
1
回答
如何使用编译器指令(``ifdef)和不同的` `define's编译文件?
、
文件a有基于是否
定义
了'b‘的编译指令。a.
sv
中的代码如下: module a_module()`ifdef b`else`endifendmodule: a_module() b.
sv
尽管在导入文件a之前
定义
了'
浏览 47
提问于2020-11-18
得票数 0
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3
回答
SystemVerilog与
verilog
模块的接口
、
是否可以将SystemVerilog模块与
verilog
模块进行接口?在尝试集成它们时,它们有哪些方面应该牢记在心?
浏览 2
提问于2014-02-19
得票数 0
2
回答
只有当断言失败时,我才能进行测试?
、
、
、
当检测到不应该发生的预
条件
时,我有一个模块具有断言。当我给模块无效的输入时,我如何编写基于这个断言失败的测试? 在过去,我用
Verilog
PLI做过这样的事情。我正在学习SystemVerilog,我更愿意使用一些
Verilog
或
SV
构造,如果可能的话,避免运行单独的程序。
浏览 7
提问于2013-08-20
得票数 1
回答已采纳
1
回答
VERILOG
问题与结构
、
、
在
Verilog
中使用struct有一个未解决的问题。/Lattice_tests/Test_
Verilog
/sources/overload_test.v“第26行:语法错误接近"{”。 第26行是我
定义
struct的行。
浏览 3
提问于2016-04-19
得票数 0
2
回答
Verilog
是否支持短路评估?
如果我有一条If语句,比如:beginend这在HDL中有意义吗?
浏览 1
提问于2010-07-12
得票数 4
回答已采纳
1
回答
需要帮助在VIM中自动缩进
verilog
或systemverilog代码
、
、
if () beginc=d;else beginc=a;end
浏览 11
提问于2021-07-13
得票数 1
1
回答
用SystemVerilog二维数组实例化VHDL实体
、
、
关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。我在VHDL中有以下类型的端口: type my_array_t is array (natural range <>) of std_logic_vector(N-1 downto 0); port( my_output : out my_array_t(M-
浏览 11
提问于2022-05-20
得票数 0
回答已采纳
1
回答
修改
verilog
模式缩进
、
、
、
、
我试图让
verilog
模式使用2个空格缩进所有内容,但decl和always除外。(setq
verilog
-indent-listsnil)这些是测试模块上的结果`defineMY_MODULE_
SV
module my_module #(模式提供的
变量
来调整它,有什么建议吗?
浏览 6
提问于2015-06-23
得票数 10
1
回答
Vim:对有图案的单词使用不同的颜色
、
我是一名硬件工程师,我使用嵌入式Ruby语言简化了硬件
verilog
/system
verilog
代码的编写。在我的*.
sv
和*.v文件中,我有许多以"__“(双下划线)开头的ERB
变量
。
浏览 1
提问于2014-06-21
得票数 0
回答已采纳
4
回答
是否可以将系统
Verilog
函数编译为C或C++?
、
、
、
、
我为一些用系统
Verilog
编写的硬件开发了一个用C++编写的高级模拟器。 将系统
Verilog
编译成C/C++可调用的函数?
浏览 12
提问于2011-05-11
得票数 3
回答已采纳
1
回答
在SimVision代码中设置SystemVerilog探针
initial begin end /u572/
sv
浏览 3
提问于2017-12-01
得票数 0
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2
回答
您能在systemverilog文件中导入vhdl包吗?
、
std_logic; end record; 我可以在这样的系统
Verilog
文件中使用它:import my_pkg::*; $finish(2);这是否会产生语法错误,还是意
浏览 24
提问于2022-01-19
得票数 -1
3
回答
在
verilog
中创建2-D网络数组
、
我试着用2-D网络数组写一个程序。但是当检查代码时,它会显示一个错误(预期为';',发现为'[')。我应该如何声明一个二维Net数组以及如何使用它?module bin(a);endmodule
浏览 0
提问于2016-10-18
得票数 0
1
回答
通过混合使用C和C++生成.so文件
、
、
、
我有几个.c和.cpp文件,我希望将它们作为单个.so共享对象文件连接到System
Verilog
testbench。我采用的方法是使用编译成单个.so文件的单独.o文件,然后在vcs编译期间将其与其余的
SV
文件一起添加。testbench和libr.so文件时,我得到了“未
定义
的引用”编译错误。
SV
和DPI之间的接口是通过.c文件实现的。也就是说,
SV
从.c文件中调用一个函数,然后该函数从.cpp文件中调用另一个函数。错误是对.cpp文件中函数的“未
定义
引用”。我找到了几个示例,它
浏览 84
提问于2021-08-24
得票数 1
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