VHDL将常量组合在一起的方法
VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字电路和系统的行为和结构。在VHDL中，常量是不可变的值，可以用于定义电路中的参数、信号和寄存器等。
常量的组合可以通过以下几种方法实现：
- 枚举类型（Enumeration Type）：枚举类型是一种将常量组合在一起的方法。通过定义一个枚举类型，可以将一组相关的常量组织在一起。例如，定义一个枚举类型表示颜色，可以包含常量Red、Green和Blue，用于表示不同的颜色。
- 数组类型（Array Type）：数组类型是一种将常量组合在一维或多维数组中的方法。通过定义一个数组类型，可以将一组相关的常量按照索引进行组织。例如，定义一个一维数组表示一周的天数，可以包含常量Monday、Tuesday、Wednesday等，用于表示不同的天数。
- 记录类型（Record Type）：记录类型是一种将常量组合在一起的方法，类似于结构体。通过定义一个记录类型，可以将一组相关的常量按照字段进行组织。例如，定义一个记录类型表示一个人的信息，可以包含常量Name、Age、Gender等，用于表示不同的人的信息。
这些方法可以根据具体的应用场景选择使用。在VHDL中，常量的组合可以用于定义电路中的参数、状态机的状态、寄存器的初始值等。通过合理地组织常量，可以提高代码的可读性和可维护性。
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我想用两个泛型合成一个通用MUX：
words)wordSize (以位数计) addressSize (以位数计)
根据这些非常相似的问题：和，这似乎相当容易。问题是:我必须使用vhdl 93，这两个答案都假设vhdl 2008和/或仅提供一个泛型。
entity Mux is
generic (
addressSize : integer := 2;
wordSize : integer := 32
);
port (
…
);
end entity;
architecture RTL of Mux i
浏览 7提问于2022-05-10得票数 0
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我最近被告知，在VHDL合成过程中，所有(大多数)非预期锁存问题的解决方法是将任何有问题的信号记录在案。
这似乎有点太好了，不太真实，但我对VHDL没有那么丰富的经验，所以可能有其他的东西，我没有考虑。
我应该把我所有的信号都记录下来吗？
浏览 6提问于2013-09-09得票数 0
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2回答
我的VHDL代码中有以下一行：
prbs_reg_feed <= prbs_reg_ip(byte_indx);
哪里
type reg_type is array (0 to 63) of std_logic_vector(8 downto 0);
signal prbs_reg_feed : std_logic_vector(8 downto 0);
signal prbs_reg_ip : reg_type;
我想知道这个的FPGA实现。
谢谢你，维杰
浏览 4提问于2017-02-16得票数 1
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2回答
我有一个VHDL程序，我不能用GHDL来详细说明它，因为要详细说明的实体在一个包中。我如何用GHDL详细描述一个包中的实体？
编辑：
感谢你的回答，过了一段时间后，我发现包中的代码类似于接口，我们应该自己实现这个组件，但我错误地认为它是完整的。对于错误的问题，我很抱歉，我是VHDL的新手，正在学习技巧，因为我的假设是错误的，所以在google上找不到任何解释。
浏览 3提问于2011-06-08得票数 2
根据我对VHDL的理解，端口映射声明将是：
signal reset_n : std_logic;
...
port map (
...
reset_n => reset_n
);
..。其中，端口映射分配的LHS是组件上的端口名称，而RHS是您在上面声明的信号。
但是对于通用地图，RHS指的是什么？
...
generic map (
...
baud_rate => baud_rate
);
LHS是实体中的泛型字段，由RHS指定(对吗？)，VHDL将值传递到泛型中。但是，如果RHS没有声明为信号，那么分配/连接到LHS的是什么？引擎盖下面发
浏览 80提问于2018-10-11得票数 0
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嘿，我想知道在VHDL中是否有可能把两个STD_LOGIC_VECTORS放在一起。例如，我正在编写一个VHDL程序，它将一个字符输出到VGA监视器。我有一个矢量PixelRow: IN STD_LOGIC_VECTOR(9 DOWNTO 0)和PixelColumn: IN STD_LOGIC_VECTOR(9 DOWNTO 0)。我正在尝试做的是有一个STD_LOGIC输出，它接受两个像素向量，并将它们与另一个向量进行and运算，例如。
Output <= (PixelRow AND NOT "0000000000") OR (PixelColumn AND
浏览 0提问于2012-06-14得票数 3
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什么是
enum Type {
TYPE_NONE = 'none',
TYPE_C_STRING = 'cstr',
TYPE_INT32 = 'in32',
TYPE_INT64 = 'in64',
TYPE_FLOAT = 'floa',
TYPE_POINTER = 'ptr ',
};
表示与枚举器列表成员关联的整数值是什么？
浏览 0提问于2013-03-14得票数 0
2回答
用组合逻辑驱动VHDL/Verilog模块的输出是一个很好的设计实践吗？
直接使用组合块内部的模块输入，并使用该组合块的输出驱动同一模块中的另一个顺序块，行吗？
浏览 2提问于2014-03-12得票数 2
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1回答
我真的不知道该怎么说，但我会尽我所能的。
我希望通过骆驼路线向n个收件人发送n封电子邮件，并让这些n个收件人向发送者发送批准，这是通过在主题中使用“批准”来完成的，此时，我将触发一个过程。
任务的前半部分已经完成，因为在骆驼中发送电子邮件是一项相对简单的任务。接收也是一样。我的问题在于，我想等待这些电子邮件收到，然后再继续。
我正在使用这段代码来尝试完成后半部分。
from("imaps://imap.gmail.com?username=emailaddress@gmail.com&" +
"password=RAW(password)&search
浏览 3提问于2015-07-13得票数 0
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2回答
我使用VHDL已经有一段时间了，我发现，调试VHDL设计比设计它更难。因为进程是并发的，所以很难知道设计的哪一部分有bug。
像C一样，我们可以使用一些简单的欺骗规则，比如放一条printf语句来查看错误的位置，有没有什么简单的技巧和技巧可以在VHDL中找到这样的错误。
也请建议我任何网站或do文件，这可以用于相同的。
浏览 0提问于2015-03-06得票数 1
我有一个VHDL包，它定义一个函数(前向声明)和一个常量。常数的值由该函数计算，该函数的主体位于包体中。
到目前为止，ModelSim/QuestaSim是唯一不喜欢这段代码的工具。它需要两个包，所以在常量声明之前对主体进行了解析。
package test is
function mytest(param : boolean ) return boolean;
constant value : boolean := mytest(TRUE);
end package;
package body test is
function mytest(param : boolean )
浏览 10提问于2015-04-21得票数 3
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我有一个Systemverilog测试平台，其中我想使用一个用VHDL编写的包。当我这样做的时候：'include "desired_pkg.vhd"，它显然是一个Verilog包，正如ModelSim所报道的那样：
Error: (vlog-13069) ** while parsing file included at C:/Users/VHDL/CO_code/CO_18_03/simulation/ed_sim/models/tb_top.sv(22)
** at C:/Users/VHDL/CO_code/CO_18_03/CO_simulation/ment
浏览 4提问于2019-11-20得票数 1
我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
2回答
我使用doxygen作为VHDL文件的选项"OPTIMIZE_OUTPUT_VHDL = YES“。
我打算过滤警告‘。用于声明信号、变量、类型、组件和属性(id est:体系结构和BEGIN之间的几乎所有内容)。
命令似乎是合适的答案，但我没有设法使它在VHDL上下文中工作。
--! @cond
signal my_signal : std_logic;
--! @endcond
使用此代码，doxygen输出以下消息
警告:找到未知命令“\cond”
警告:找到未知命令“\endcond”
在VHDL上下文中实现警告过滤的最佳方法是什么？
编辑：DO2版本1.8.11
浏览 1提问于2016-02-21得票数 3
2回答
我用VHDL语言生成了以太网10 in设计。现在我正在努力实施儿童权利委员会。我有一个64位并行CRC-32发生器的VHDL.
Specification:
数据总线为64位。
控制总线为8位(用于验证数据字节)。
发行：
比方说，我的传入数据包长度是14字节(假设没有填充)。
CRC是为一个时钟周期中的前8个字节计算的，但是当我试图计算馀下的6个字节时，结果是错误的，因为附加了零。
我是否可以使用64位并行CRC生成器生成任意字节长度的CRC？
我尝试过的：
我使用了不同的并行CRC发生器(8位并行CRC，16位并行CRC生成器等).但这消耗了大量的FPGA资源。我想使用64
浏览 1提问于2017-01-19得票数 3
我想计算Xilinx中组合电路的最大路径延迟。我对时序电路很熟悉，我知道如何处理时间限制和在P&R之后产生的时序报告，但是在没有时钟的情况下，我不知道该怎么办？是否有必要在每个组合设计中加上时钟，以便计算出最大路径延迟是多少？例如，对于以下全加法器的VHDL代码，如何测量最大路径延迟？
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity full_adder_vhdl_code is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
Cin : in STD_LOGIC;
S : out STD_LO
浏览 2提问于2017-11-04得票数 0
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1回答
我在试着解决一个问题。我想在7段显示器上显示多个I/O函数(write_byte())。我使用的是PCF8574 iic。我尝试将两个I/O函数添加到一起，但一次只有一个段变为红色。我如何才能让多个数据段同时变红并保持一段时间呢？ 以下是我的代码 unit check;
interface
uses
Winapi.Windows, Winapi.Messages, System.SysUtils, System.Variants, System.Classes, Vcl.Graphics,
Vcl.Controls, Vcl.Forms, Vcl.Dialogs, i2cUsb,
浏览 8提问于2021-04-01得票数 2
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我的iPhone应用程序中有4个按钮，它们是这样添加的：
UIImage *button1Image = [UIImage imageNamed:@"friends.png"];
button1 = [[UIButton buttonWithType:UIButtonTypeCustom] retain];
self.button1.tag=102;
[button1 setImage:button1Image forState:UIControlStateNormal];
[button1 setImage:[UIImage imageNamed:@"friends_
浏览 0提问于2012-07-07得票数 0
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我只需要知道如何将常量值从Verilog转换到VHDL。我想知道我是否仍然可以指出范围，如果它是十六进制，oct，二进制等，就像在Verilog: 14'h1 ->我不想输入任何像X"00000000000001“的东西，谢谢！
浏览 19提问于2019-05-27得票数 2
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1回答
在VHDL中这样做是合法的吗？
entity my_module is
generic (
MY_GENERIC1 : integer;
MY_GENERIC2 : integer;
constant MY_CONST : integer := MY_GENERIC1 * MY_GENERIC2;
);
port (
clk : in std_logic;
data : in std_logic_vector(MY_CONST-1 downto 0)
);
end entity my_module;
architectur
浏览 6提问于2022-11-30得票数 0
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在使用std_logic_unsigned之后，我正在将一些VHDL文件转换成numberic_std。几句台词给了我悲哀。例如，我有以下不想正确转换的代码片段：
elsif (reg(7) = '0' and reg(2 downto 0) > PKG_VAR) then
我尝试了各种转换尝试，但没有这样的运气：
elsif (unsigned(reg(7) = '0' and unsigned(reg(2 downto 0)) > unsigned(PKG_VAR)
elsif (resize(unsigned(reg(7),3) = '
浏览 0提问于2014-10-20得票数 0
1回答
尝试获取vhdl或ada源文件，匹配关键字，并将其替换为列表中的关键字。然而，我的regex并不是用来处理ignorecase和multiline的，它是由$1和$2组成的。有什么想法吗？谢谢。
$ErrorActionPreference = 'Stop'
$script:regop_gi = [Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions]::Multiline
function ReplaceKeyWords {
para
浏览 11提问于2022-05-22得票数 0
4回答
测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。
我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
问题：
这是怎么做的？
- Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim?
- Is this done in Python using a module like myHDL and then linking
浏览 29提问于2016-03-02得票数 5
我对VHDL很陌生，我正在尝试生成这些脉冲-- compt，etat，SORTIE，下面是代码：
Library ieee; Use ieee.std_logic_1164.all;
Use ieee.numeric_std.all;
entity EXO is
port (CLK, EN: in bit; SORTIE: out bit);
end entity;
architecture EXXO of EXO is
signal compt : integer range 0 to 7 ;
signal etat : std_logic;
begin
process (
浏览 5提问于2021-02-25得票数 0
1回答
是否可以为记录类型或一般任何用户定义的类型定义默认值？ 类似于(伪VHDL)： type t_foo is record
a : integer := 4;
b : std_logic := '0';
end record; 或 subtype glarp is integer range 0 to 10 := 5; 编辑:将glarp从类型定义更改为子类型定义。
浏览 26提问于2019-03-31得票数 4
我正在用vhdl编写代码，遇到了这个错误。
Assignment target incompatible with right side. Cannot convert 'dataArray' to 'STRING'
这是我的密码
entity instructionTranslator is
port(clk :in std_logic;
instructionCode :in std_logic_vector(4 downto 0);
instructionType:out std_logic_vector(1 downto 0)
浏览 0提问于2018-01-24得票数 1
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一个真正的初级问题，希望有一个初级的答案，关于VHDL (并发选择分配)的主要任务之一，谁能解释VHDL编译器会把下面的描述综合成什么？
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.numeric_std.ALL;
ENTITY Q2 IS
PORT (a,b,c,d : IN std_logic;
EW_NS : OUT std_logic
);
END ENTITY Q2;
ARCHITECTURE hybrid OF Q2 IS
SIGNAL
浏览 1提问于2016-01-11得票数 0
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2回答
多输入状态表法
、、、
我是VHDL的新手。在我的一项任务中，我需要使用VHDL实现状态表方法中的状态机。因此，我为架构实体编写了以下代码：
X，Y是输入位，这是摩尔机器，它接受两个输入，输出一个比特。
architecture Table of SM1_2 is
type StateTable is array(integer range<>,bit range<>,bit range<>) of integer;
type OutTable is array(integer range<>) of bit;
signal State,NextSta
浏览 0提问于2014-11-10得票数 0
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2回答
我有两个包(pkg1和pkg2)，其中一个包含一组常量。
根据配置的不同，我希望使用pkg1或pkg2之一，但不能同时使用两者。
那么，我如何在VHDL中做到这一点呢？如何定义包的配置？
浏览 2提问于2015-03-14得票数 0
1回答
我有一个在内部拥有foo向量的类。
class bar {
private:
vector<Foo> foos_;
}
现在，我想设计对此向量的公共访问。我正在考虑该函数的两个版本：
Foo& getFoo(int index) {
// first do size checking, return ref
return foos[index];
}
和
const Foo& getFoo(int index) const {
// first do size checking, return const reference
return
浏览 5提问于2018-11-24得票数 0
2回答
我正在模拟一种基于处理器的设计，其中程序内存内容保存在BRAM中。我正在用VHDL (推理BRAMs)实现程序存储器。我尽量避免使用CoreGen，因为我想让设计保持可移植性。最终，这一设计将由FPGA完成。
我想知道是否有一种方法可以使用VHDL泛型初始化BRAM的内存内容？我知道Coregen使用COE文件来初始化BRAM，但是我们有一种基于VHDL代码的方法来做到这一点吗？
也请让我知道你的替代建议。
浏览 2提问于2012-05-12得票数 4
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自从我使用VHDL和Verilog已经有一段时间了，当我研究一些资料时，我想出了这个question.Unfortunately，我没有任何具体的例子或问题。
浏览 0提问于2017-06-13得票数 1
如何在Quartus的RTL查看器中描述变量。我打开RTL查看器，它没有显示任何变量的寄存器。
例如：
variable op_code : std_logic_vector(7 downto 0);
为什么RTL查看器不能在RTL查看器中显示op_code？我用的是VHDL。
编辑：
op_code(7 downto 0) <=instr_reg(31 downto 24);
if ( op_code = ADD or op_code = MYSUB) then <br>
C_addr <= instr_reg(14 downto 10); <br
浏览 0提问于2010-12-01得票数 0
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我正在为美国国家仪器公司的CompactRio用VHDL语言编写一个应用程序。其中一个输入来自一个标尺，该标尺仅输出该标尺上重量的ASCII字符串。我知道我可以简单地通过删除4个MSB将ASCII数字转换为二进制编码的Decimal，但我如何使用vhdl将其转换为无符号整数？对于范围从0到9999的值，最快的算法是什么？
浏览 0提问于2011-08-16得票数 0
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我几乎没有怀疑的人。我可以用过程编写VHDL结构程序吗？我可以在没有过程的情况下编写行为建模吗？我可以在行为和结构建模中使用端口映射吗？用VHDL编写结构和行为时是否有特定的语法规则？
浏览 3提问于2014-05-22得票数 1
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我正面临着一个我无法解决的问题，所以我请求你的帮助。在VHDL包中，我应该以以下方式定义自定义类型的数组，以便将其用作函数中的参数：
type matrixsignal is array (integer range <>) of std_logic_vector;
function first_defined(matrix:matrixsignal; start_index,col_index:integer) return integer;
正如您所看到的，std_logic_vector不应该有范围，因为它依赖于主代码中存在的变量。但是，当然，编译器拒绝这个结构.我读到只有V
浏览 2提问于2018-04-07得票数 1
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1回答
我很难理解这个功能是如何工作的，以及这个功能被称为什么。本质上是Objective-C中的一个函数，它发送由|分隔的多个值。
[apiInstance sbtSubsribeForEvents:SBT_EVENT_SCANNER_APPEARANCE |
SBT_EVENT_SCANNER_DISAPPEARANCE | SBT_EVENT_SESSION_ESTABLISHMENT |
SBT_EVENT_SESSION_TERMINATION | SBT_EVENT_BARCODE];
浏览 0提问于2016-06-07得票数 1
2回答
我在VHDL包中定义了一个常量。
constant USE_OSD : integer := 0;
这是我在包中合成之前所做的更改。我想在我的VHDL代码中使用这个常量作为我的MUX选择线。我该怎么做呢？
例如，如下所示：
s_out <= path_a WHEN (USE_OSD = 0) else path_b;
谢谢,
--鲁迪
浏览 0提问于2014-03-14得票数 0
我被注册输出的含义弄糊涂了。我知道如何用VHDL编写编码器，但不知道寄存器输出的问题是什么意思。
浏览 4提问于2016-09-11得票数 0
2回答
我有一个实现DRAM测试序列的VHDL组件。它包含一个子实体，即DRAM控制器。
我想要模拟(调试) DRAM测试序列，但对DRAM控制器使用一个简单的假存根，而不是真正复杂的东西。
有没有一种方法可以设置它，也许可以使用VHDL配置来使用简单版本的控制器实体进行模拟？我对模拟还是个新手，总体上对VHDL的使用经验不是很丰富。
这是使用Xilinx ISE和ISim瞄准斯巴达-6，如果这有区别的话。
浏览 1提问于2013-02-11得票数 5
1回答
我不知道怎么准确地描述它，但也许是这样的？
void monitor_thread(void)
{
for(;;){
if (data==10){
data=0;
data2++;
}
}
}
对我来说，在VHDL中，我会意识到这一点：
signal data,data2:std_logic_vector(3 downto 0);
...
process(data)
begin
case data is:
when "0101" => data2<
浏览 3提问于2016-01-04得票数 0
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一些背景知识：
我正在写一个以太网MAC的VHDL测试台。测试平台由一个包和一个组合的实体+架构文件组成。我想从我从wireshark导出的二进制文件中读取测试平台将发送到MAC的以太网帧。
我是用VHDL2008编写的，我使用的是Mentor图形模型技术ModelSim ALTERA vcom10.0d编译器。
问题是：
到目前为止，我所发现的在VHDL/modelsim中读取二进制数据的所有解决方案都使用特殊的文件格式，其中bit_vector的1位由文件中的几位来表示。我想用VHDL语言把二进制文件读成8位bit_vectors。
到目前为止，我使用的最接近的是字符型文件，我可以直接用二
浏览 5提问于2013-01-06得票数 6
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1回答
我在学校熟悉了一点Verilog，一年后，我买了一个Basys 3 FPGA板。我的目标是学习VHDL。
我一直在阅读一本名为“自由范围VHDL”的免费书籍，它极大地帮助我理解了VHDL语言。我还搜索了包含VHDL代码的github repos，以供参考。
我最关心的是顺序执行和并发执行之间的区别。我理解这两个词的含义，但我仍然无法想象为什么我们可以将"process“用于组合逻辑(即七段译码器)。我已经实现了我的七个段解码器作为并发语句的条件分配。，如果我用进程和开关语句实现解码器，会有什么区别呢？，当涉及到组合逻辑时，我不理解进程的顺序执行这个词。如果它是一个顺序机器-一个状态机，
浏览 3提问于2016-07-07得票数 3
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据说Ruby是一种元编程语言。我想知道是否可以使用元编程减少前3行的冗长？
RUBY_VERSION ||= "unknown version"
RUBY_PATCHLEVEL ||= "unknown patchlevel"
RUBY_PLATFORM ||= "unknown platform"
print "Ruby ", RUBY_VERSION, " patch ", RUBY_PATCHLEVEL, " on ", RUBY_PLATFORM
浏览 0提问于2010-06-06得票数 1
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合成后无法识别FPGA中的VHDL常数。经过后合成，我能够识别我的逻辑在网络列表中。但不适用于常量参数。是否真的会在FPGA中推断常数？
浏览 0提问于2019-08-13得票数 1
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1回答
正如上面的标题所说，有没有办法从java代码中设置首选项的默认值？
如果是从xml端完成的，则应该是android:defaultValue。
但是，从java端怎么做呢?？
THX请求帮助
浏览 2提问于2011-07-18得票数 1
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2回答
我经常使用VHDL中的函数，主要是在测试中，很少在合成项目中使用，我对此非常满意。
然而，我想知道，对于将被合成的项目来说，这真的是一个明智的举动(就LE的使用而言主要是？)我在网上读了很多关于这方面的东西，但是我找不到任何令人满意的东西。
例如，我读过这样的文章：“函数每次被调用时都是合成的！”。真的是吗？(我认为它更像是一个只实例化过一次的组件，但是它的输入和输出以及从设计中的不同地方访问，但我想这可能是不正确的)。
例如，在曾经使用过的函数的情况下，这与直接编写VHDL之间会发生什么变化呢？(在使用方面？)
浏览 3提问于2015-03-13得票数 1
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