我正在用VHDL编写一个有限状态机。具体地说，它是一种同步序列检测器，其在输入中具有8比特上的数字和仅在序列的第一个数字期间必须为“1”的“第一”。输出由一个解锁和warning: unlock = '1‘组成，如果序列(36，...)是正确的，或者warning = '1‘，如果序列是错误的，或者first = '1’，而不是在序列的第一个编号期间在VHDL中
浏览 12提问于2018-12-13得票数 1
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我对VHDL相当陌生，并跟随来实现以下Mealy有限状态机：并用VHDL编写了以下代码：use ieee.std_logic_1164.all;
port(clk, rst, in1 : in std_logic; o1 : out std_logic);然而，在应用以下测试平台时：use
浏览 6提问于2022-10-26得票数 3
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有人能说出verilog/VHDl中这些实现之间的区别吗？我的意思是Mealy和Moore是如何详细地合成电路的？任何链接也会被证明是有用的。我对此很熟悉。
谢谢
但这就是它实现的方式吗？
浏览 0提问于2013-04-08得票数 0
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当涉及到C实现时，Mealy和Moore状态机之间的区别有任何实际意义吗？通常情况下会有什么不同呢？
很久以前，当谈到RTL时，对我来说理解Mealy/Moore的优缺点要容易得多。假设我用C语言编写了一个状态机，在一种情况下，LUT依赖于状态/当前输入(Mealy)，而在Moore中，LUT只查找当前状态并返回下一个状态。在这两种方法中，输出都发生在从LUT返回之后(我认为，尽管我可能是
浏览 0提问于2012-06-17得票数 7
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“我正在编写一个VHDL (modelsim)状态机(Mealy的机器)，我在互联网上找到了这段代码，但如果我启动它，它会给我以下错误，请提前帮助我谢谢：”行：
when others => next_state<= (others <= '
浏览 1提问于2020-04-07得票数 0
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数字逻辑--粉状状态机？
、、、
我理解Mealy状态机的工作方式-输出逻辑现在不仅是当前状态的函数，而且还是输入的函数。
但是，与摩尔机器相比，这有什么优势呢？人们通常使用Mealy FSM吗？
浏览 0提问于2012-06-06得票数 3
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我必须构造两个图表，一个摩尔和一个米利，补充他们自己的投入。现在，我知道摩尔机器关心输入和输出，而Mealy机器考虑了实际的状态转换，但我显然遗漏了一些要点。我不知道在这里该怎么做。请帮帮我！
浏览 9提问于2013-11-27得票数 1
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.] -> [fsm1, fsm2,...], |fsm1|=<|fsm2|
Decode: Binary string -> FSM
浏览 13提问于2020-07-13得票数 1
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嗨，我对用VHDL实现Mealy状态机有点困惑。我目前的工作是这样的：begin state <= s1;begin when s1 =>end process;
现在的</
浏览 0提问于2015-09-05得票数 0
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因此，两台米利机器可以使用简单的组成。是。有办法组成两台摩尔机器吗？这就是我在Haskell尝试过的：
composeMoore :: (c, b ->有正确<
浏览 2提问于2015-08-23得票数 0
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这段代码是一个FSM，它是一个摩尔机器end case;end Behavioral; -- removed trailing grave accent
错误是XSIM43
浏览 40提问于2018-10-14得票数 -1
我已经运行了两次干净的编译(删除了所有文件)，甚至创建了一个新目录。同样不想要的结果。我使用的是Mobaxterm，如果这有区别的话，而不是Xilinx/Vivado (不能在本课程中使用)。我的代码和测试平台如下： input reset; default: z <
浏览 7提问于2022-03-27得票数 -1
我试着在VHDL中运行FSM和加法器，这样它就像自动售货机一样，但我得到了一些错误，FSM机器应该拾取你投入机器的钱，加法器应该把状态相加，最终给你找零。Vivado一直认为我的代码是一个数组，我不知道为什么，有人能帮我吗？ 我试着运行它并更改了一些东西，但总是收到错误。S : out std_logic; end vend;
type <
浏览 14提问于2018-12-20得票数 1
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这是我今天讨论部分的一个问题。助教(一名PhD学生)不确定是谁，他说他会问教授，他说这两种定义都是有效的，这取决于解释。如果输入为0，A将转到B。A的输出为1，B的输出为0。你的FSM会发射0还是1？这取决于您是将此转换的前一状态解释为发射体还是<
浏览 5提问于2022-11-05得票数 -1
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当我学习如何用VHDL表示有限状态机时，它是一个双进程架构。一个进程处理时钟/复位信号，另一个进程处理更新状态和输出的组合逻辑。下面是一个示例。Xilinx的合成器似乎将其检测为状态机(您可以在输出中看到它，并验证转换)，但其他人是否会为它而苦苦挣扎，或者生成质量不佳的实现？在 (p89)中可以找到一些示例。这里有一个非常简单的例子：use ieee.st
浏览 3提问于2015-11-15得票数 6
有人能看到我的代码出了什么问题吗？library IEEE;port(type StateType is (idle,ready,back,forward);
signal sta
浏览 0提问于2018-10-24得票数 0
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我正在尝试将一个接口绑定到我的VHDL模块。我要绑定到的信号在模块中定义如下： IDLE_STATE,: dut_fsm_type;接口模块和bind语句的实例化如下所示：
bind my_dut my_intf.prev_fsm_
浏览 5提问于2016-11-23得票数 4
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