我想使用在命令行上设置的泛型来有条件地实例化组件。我更喜欢使用字符串作为泛型(即fast或slow)，而不是数字。
我在stackOverflow上找不到任何这样的例子，所以我想我应该问一下。
浏览 5提问于2019-07-16得票数 1
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我有一个VHDL语言设计，有两个架构，分别是fast和slow。我希望能够在模拟/细化时使用命令行和泛型在它们之间进行选择。我不知道如何选择配置，即使用VHDL泛型实例化具有我想要的体系结构的组件。
有没有办法做到这一点，或者我是否需要使用generate语句并硬编码所选的体系结构？
浏览 0提问于2019-07-16得票数 1
我想为组件C编写一个库，该组件在内部被分成两个超级组件c1和c2，它们是由泛型配置的。子模块应该由一个记录连接，这取决于泛型。记录也应在组件中使用。通常，我会在package中实例化记录，并在子组件的文件中和组件的文件中使用包。因为它是通用的，所以我认为使用泛型包(VHDL-
浏览 2提问于2013-04-17得票数 2
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我正在努力使用泛型来定义组件接口(port)的记录。在一个较老的问题中，我曾被指出使用类型泛型。然而，我不知道如何访问字段的记录。是一个答案，被使用的记录类型为泛型是推广的。entity;
beginend architecture;
这个实例化
浏览 2提问于2013-05-28得票数 0
; else rx_sync_tmp <= rx_i; endVHDLstd_logic; );
但是，如果我试图用verilog实例化它clk_i, rx_i, );
Altera II
浏览 2提问于2015-08-26得票数 2
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有条件地使用UCF文件中的语句吗?或者，UCF文件可以有条件地包含在其他UCF文件中吗？我面临的问题是，我有一个带有一组泛型的top模块，它通过generate语句有条件地实例化或删除顶层模块中的某些子模块。
然而，这些子模块中的大多数都在项目UCF文件中定义了时间约束。在map或par的某个地方，构建过程被中止，说明UCF文件所引用的实例不存在(这是正确的，因为由于在顶层模块中选
浏览 0提问于2013-10-14得票数 3
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我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog这是说VHDL泛型</e
浏览 0提问于2018-07-31得票数 0
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在测试用VHDL编写的数字体系结构并针对100%代码覆盖率时，我真的不知道如何处理通用输入。
在我的例子中，我有一个具有泛型依赖行为的单一组件，被实例化了两次。对于这个泛型，实例有不同的('0‘和'1')值，这意味着也不能是另外的。因此，我的代码覆盖率不能是100 %(一个实例的泛型值总是'1‘，而另一个实例的泛型<
浏览 1提问于2016-04-04得票数 2
我试图使用vsim命令中的-g开关将多个VHDL泛型传递给Modelsim 10.7b中的testbench。如何传递多个泛型，其中所有泛型都在另一个字符串/文件中定义。宽度不是得到值2，而是保留在实体初始化的值。sim：vmap work workset generics "-gHEIGHT=1 -gWIDTH=2"
使用-g开关成
浏览 6提问于2019-12-02得票数 0
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这可能很简单，但自从我涉足VHDL以来已经有一段时间了，但我正在尝试弄清楚如何在实例化之后、当事件发生时正确地更改子组件的泛型值。begin我不是在代码前面，但我尝试过使用
浏览 0提问于2017-07-01得票数 1
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在VHDL中这样做是合法的吗？signal my_signal : std_logic_vector(MY_CONST-1 downto 0);
...请注意，我在泛型列表中声明了一个常量，并且在体系结构中也使用了这个常量。我希望常量是局部的--不能从实体实例化的外部世界访问。
浏览 6提问于2022-11-30得票数 0
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当我在VHDL中使用report语句时，我希望字符串输出依赖于我可以在实例化级别声明的泛型。我可以和如何做到这一点吗？然后，我在架构中实现了：我知道这不起作用，那么如何将泛型作为报告输出的一部分呢？
浏览 1提问于2013-03-08得票数 0
我试图在Java中有条件地创建一个泛型实例，其中类型作为参数传递。如果T是一个字符串，则实例化一个ArrayList<String>。如果它是Foo，则在内部实例化一个ArrayList<Foo>。
请帮帮忙
浏览 5提问于2014-03-01得票数 4
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我正在努力实现一个实体，它的端口依赖于泛型包，而泛型包又依赖于实体的泛型。诀窍是我想要有一个端口的记录。 port( p1 : in myInstance.genericRecord )有没有用VHDL2008
浏览 0提问于2013-04-29得票数 1
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我的许多VHDL语言设计都依赖于"for ___ generate“循环，在这些循环中，我使用generate来实例化具有泛型的组件。通常，这些组件的端口宽度取决于在生成循环中传递给它们的泛型。在这些组件块中，我经常需要在信号赋值和逻辑中使用属性(例如my_sig'high和my_sig'low)。这意味着如果我的信号名称很长，这个技术就会变得非常麻烦
浏览 1提问于2019-10-24得票数 0
下面的代码没有编译。我如何修改它才能使其正常工作？谢谢。when '0' =>when others =>end case;
浏览 1提问于2015-04-26得票数 0
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在vhdl中可以有泛型类型吗？
、、、、
在VHDL中有没有一种方法可以拥有泛型类型？举个例子，我想调用一个过程，但是我不确定我想给出什么类型的信号作为参数，是否可以将参数声明为泛型？就像在C++中一样，你可以使用一个模板。else end if;end checker;
至少应该可以使用不同的信号类型作为
浏览 0提问于2013-03-13得票数 4
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我是vhdl的新手，想知道管理以下情况/模式的最好方法是什么：
假设我有一个实体A，它的体系结构实例化了一个组件B。然后我想重用A，但这次要实例化一个组件C来代替B。C的功能与B完全不同。B和C可能有不同大小的端口，但是A的功能是这样的:它可以处理不同的端口大小，比如使用泛型和生成语句。本质上，A类似于组件B、C或D、E、F等的容器。它可能会以所有这些组件通用的方式对B、C等的输入和输出执
浏览 2提问于2017-07-31得票数 0
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我有一个VHDL代码，它需要一个元素数组作为泛型。VHDL中的泛型与verilog中的参数相同。 parameter real COEFF[8:0] = '{0,0,1,1,2,-2,1,-2,1}; vhdl_entity #( )
我得到以下错误，41-
浏览 3提问于2014-06-03得票数 0
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我正在尝试创建一个泛型函数，它根据参数的类型有条件地返回值，但我不得不尝试实现返回类型。假设有一个类型的Basket Fruit: 'banana',}
现在，如果我想根据传递给函数的参数有条件地返回“香蕉doesn't compile -- Type '"tomato"' is not assignable to type
浏览 0提问于2019-09-04得票数 4
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