VHDL:使用无所谓是正确的吗？

文章/答案/技术大牛

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我正在学习VHDL语言，为了大学，我必须写一个具有不同描述风格的编码器，如DataFlow，Behavioural等。问题是当我不得不用"case..when“这样的语句来描述它的时候。基本解决方案应该是这样的： architecture Behav_arch of encoderw_priority when "1000"others => active &

浏览 12提问于2020-10-10得票数 2

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VHDL: FlipFlop D代码中的错误

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我正在用VHDL做D触发器，这是代码：USE STD.standard.all;port( output <= input; END PROCESS;这些是我在尝试合成它时得到的错误‘此行中的符号：

浏览 3提问于2011-07-01得票数 0

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在不结束当前代码线程的情况下获取iPhone位置更新

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我是iOS编程的新手，有一个基本的问题。到目前为止，我一直通过在我的locationManager对象中打开位置更新来获取iPhone的位置。第6行:使用新的位置信息等。处理这种情况的正确方法是什么？我是否需要以某种方式请求位置更新发生在不同的线程上，以便上面的线程可以保持并行运行？然后在第5行(在上面的示例中)等待位置== 1，然后在第6行可以使用"

浏览 0提问于2016-10-01得票数 0

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是否有特定于Vivado和Quartus工具的定义可供RTL用于预处理？

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在Vivado或Quartus预处理步骤中有没有一个标准定义，我可以用来控制一个IP与另一个IP的ifdef？

浏览 12提问于2020-04-16得票数 0

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用C语言编程调用VHDL实现

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我正在考虑编写一个C函数，它将实数的数组/向量作为参数传递给VHDL实现，VHDL代码使用FPGA中的数组进行一些计算，并将结果返回给C函数。那么，我的问题--如何编写一个C函数来调用VHDL实现呢？有人能像教程、API或其他什么东西那样引导我走向正确的方向吗？任何帮助都将不胜感激。谢谢！:)

浏览 3提问于2015-06-18得票数 2

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1位ALU图的组件

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我知道VHDL中的一个组件是：例如，这是正确的吗？

浏览 65提问于2019-05-09得票数 1

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在vhdl中包含浮点库

我有pex_pkg.vhd，我想使用这个库来制作浮点加法器，但是altera max+plus II给了我一个错误，无法打开"PEX_lib“如何在max+plus中包含这个库？

浏览 0提问于2010-05-13得票数 0

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我的问题是。我的测试平台在下降沿运行，而我的DUT和输入数据在上升沿生成。我的输入时钟和输入数据都在增量周期0产生。然而，从DUT返回并控制发生器的背压就绪信号被设置为Delta 3。现在，这带来了一些采样问题，因为DUT必须仅在每次来自发生器的数据(Δ0)有效且DUT就绪有效时加载数据( delta 3的背压信号)。现在，如果我将DUT输入时钟偏斜1 ps，它就解决了这个问题。但感觉这是错误的方法。这里正确<em

浏览 2提问于2016-12-21得票数 0

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如何禁用对文件中一段文本的解析？

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我的文件结构是：`pragma TOKEN2_NAME TOKEN2_VALUE`pragma TOKEN4_NAME TOKEN4_VALUE} VHDL_TEXT{ /&#x

浏览 3提问于2015-01-04得票数 0

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使用Vivado将函数的返回值赋给VHDL中的多维数组失败

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我有下面的包，它定义了一个二维数组类型和一些随机函数，它返回一个初始化的二维数组。return a; end package body matrix; 在下面的示例中，我尝试将函数initmatrix的返回值赋给一个信号不过，这有一些奇怪的行为。(将函数的返回值赋给信号)似乎只对多维数组无效。我使用的是Vivado 2020.2，除了内置到Vivado中的模拟器之外，我没有尝试过其他任

浏览 29提问于2021-02-12得票数 0

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有没有人有关于VHDL和Verilog使用的定量数据？

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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁<em

浏览 11提问于2011-02-11得票数 13

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使用"=“与":=”的( if then中)

我在我的VHDL1993代码中得到了一个错误，我无法在下面的代码行中解决这个错误：VHDL编译器使用以下语句发出错误： Error (10500): VHDL syntax error at mst_fifo_fsm.vhd(123) near text ":=";

浏览 2提问于2018-01-13得票数 0

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Bash :在变量中使用变量(嵌套循环)

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我有一个makefile，我想在正确的库中编译我的每个vhdl文件。这是我的密码： do for core_lib_src_vhd in $($$core_lib.VHDL_SRC_FILES_LIST); \ do $(COMPILER_VHDL) $(CC_VHDL_OPTIONS) $(COVER_OPTIONS

浏览 5提问于2017-07-10得票数 0

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在ubuntu 15.04上安装VHDL

我想学习用于noc仿真的VHDL (特别是noc路由器和缓冲区微体系结构)。我只知道VHDL是一种编程语言，但我不知道如何使用它，以及哪个模拟器使用VHDL。下面是我的问题: ubuntu适合安装VHDL吗？如果答案是肯定的，那么哪个模拟器对noc体系结构有好处呢？如何一步一步地在ubuntu上安装VHDL和模拟器？我可以从哪里下载免费版本的？

浏览 0提问于2015-09-28得票数 3

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是否有相当于Verilog的@()的VHDL*，即自动过程敏感度列表

在Verilog中，引入@(*)是为了说明此过程中使用的是敏感度列表。在VHDL中有没有等价物？

浏览 4提问于2011-03-22得票数 10

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VHDL:使用inout端口是不好的做法吗？

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我有一个使用inout端口的程序，方法如下：... port <= port + 1我使用inout端口，以便读取输出(以实现反馈)。要么我和我的老师之间有分歧，要么我的老师强烈反对使用inout端口。我已经习惯了高级编程，所以写这样的代码对我来说并不奇怪。我知道FPGA上的inout端口没有太多的</

浏览 9提问于2012-12-12得票数 7

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没有方向的实体端口声明:为什么允许它，我在这里创建了什么？

std_logic; valid: std_logic; );注意有效端口声明中缺少的in在高级模块中的组件声明中也缺少它。不过，它确实按预期的方式编译和运行。所以我的问题是：( b)本声明所创建的等效结构是什么？端口只是默认

浏览 4提问于2022-01-13得票数 0

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从SystemC到VHDL语言或Verilog语言的转换

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现在我想把它部署到FPGA中，我正在寻找一种方法将我的SystemC代码转换成VHDL或Verilog以便在Xilinx ISE中使用。有没有办法做到这一点？或者O必须再次做所有的编程，但这次是用VHDL？

浏览 2提问于2013-05-11得票数 2

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当Verilog模块在VHDL模块内实例化时，参数重写

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我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog这是说VHDL泛型到Verilo

浏览 0提问于2018-07-31得票数 0

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您能在systemverilog文件中导入vhdl包吗？

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您能在systemverilog文件中导入vhdl包吗？std_logic; end record; 我可以在这样的系统Verilog文件中使用它：import my_pkg::*; initial begintypedef struct pac

浏览 24提问于2022-01-19得票数 -1

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