VHDL 2008:包含生成的实例的外部名称索引

VHDL 2008是一种硬件描述语言（HDL），用于设计和模拟数字电路。它可以用于描述电路的结构、行为和时序，并支持综合和仿真工具，用于验证电路的功能和时序正确性。

VHDL 2008中的一个重要特性是包含生成的实例的外部名称索引。这意味着在一个模块中，可以使用实例化的子模块的外部信号名称作为索引来引用这些信号，而无需在模块内部重新声明这些信号。这样可以简化代码的编写和维护，提高代码的可读性和可重用性。

具体而言，通过外部名称索引，可以在设计中引用实例化的子模块的信号和端口，而无需显式地在模块中声明这些信号和端口。这样，当子模块的接口发生变化时，主模块只需要修改实例化语句，而无需修改引用子模块的代码。

VHDL 2008中的包含生成的实例的外部名称索引的优势包括：

代码重用性：可以在多个模块中重复使用相同的子模块，并且无需修改主模块的代码。
灵活性：可以轻松地引用子模块中的信号和端口，简化了代码的编写和维护。
可读性：通过使用外部名称索引，代码更加简洁和易于理解，提高了代码的可读性。
避免冗余：不需要在主模块中重新声明子模块的信号和端口，避免了代码冗余。

VHDL 2008中的包含生成的实例的外部名称索引在以下场景中有广泛的应用：

复杂的数字电路设计：对于大规模和复杂的数字电路设计，可以使用外部名称索引来引用子模块的信号和端口，简化代码的编写和维护。
FPGA开发：在FPGA开发中，可以使用外部名称索引来引用IP核的信号和端口，方便进行硬件设计和验证。
ASIC设计：在ASIC设计中，通过使用外部名称索引，可以轻松地集成和重用各种IP核，提高设计效率。
高层次综合（HLS）：在HLS中，可以使用外部名称索引来引用生成的硬件模块，方便进行高级综合和优化。

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Verilog和System Verilog是同一硬件描述语言（HDL）的同义名称。SystemVerilog是IEEE官方语言标准的较新名称，它取代了原来的Verilog名称。Verilog HDL语言最初是于1 9 8 3年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。那时它只是一种专用语言。专有的Verilog HDL于1989年逐渐向公众开放，并于1995年由IEEE标准化为国际标准，即IEEE Std 1364-1995TM（通常称为“Verilog-95”）。IEEE于2001年将Verilog标准更新为1364-2001 TM标准，称为“Verilog-2001”。Verilog名称下的最后一个官方版本是IEEE Std 1364-2005TM。同年，IEEE发布了一系列对Verilog HDL的增强功能。这些增强功能最初以不同的标准编号和名称记录，即IEEE Std 1800-2005TM SystemVerilog标准。2009年，IEEE终止了IEEE-1364标准，并将Verilog-2005合并到SystemVerilog标准中，标准编号为IEEE Std 1800-2009TM标准。2012年增加了其他设计和验证增强功能，如IEEE标准1800-2012TM标准，称为SystemVerilog-2012。在撰写本书时，IEEE已接近完成拟定的IEEE标准1800-2017TM或SystemVerilog-2017。本版本仅修正了2012版标准中的勘误表，并增加了对语言语法和语义规则的澄清。

1、实验步骤： A、指令计数器PC： 1个vhd文件，用来定义顶层实体 1个vwf文件，用来进行波形仿真，将验证的波形输入 1、新建，编写源代码。 (1).选择保存项和芯片类型：【File】-【new project wizard】-【next】（设置文件路径+设置project name为【C:\Users\lenovo\Desktop\笔记\大二上\数字电路\实验课\实验四\PC】）-【next】（设置文件名【junmo】）-【next】（设置芯片类型为【cyclone-EP1CT144C8】）-【finish】 (2).新建：【file】-【new】（【design file-VHDL file】）-【OK】 2、写好源代码，保存文件（junmo.vhd）。 3、编译与调试。确定源代码文件为当前工程文件，点击【processing】-【start compilation】进行文件编译。编译结果有一个警告，文件编译成功。 4、波形仿真及验证。新建一个vector waveform file。按照程序所述插入clock、ld_pc，in_pc，input，output五个节点（clock，ld_pc，in_pc，input为输入节点，output为输出节点）。(操作为：右击 -【insert】-【insert node or bus】-【node finder】（pins=all；【list】）-【>>】-【ok】-【ok】)。任意设置clock，ld_pc，in_pc，input的输入波形…点击保存按钮保存。（操作为：点击name（如：clock））-右击-【value】-【count】（如设置binary；start value=0；end value=1；count every=10ns），同理设置name ld_pc，in_pc，input（如0,1,5），保存）。然后【start simulation】，出name output的输出图。 5、功能仿真，即没有延迟的仿真，仅用来检测思路是否正确。

step1. 用vhdlcom将所有的VHDL RTL代码编译成库 1.1 将所有的vhdl文件放到vhdl.f文件中，如： vhdl.f ——— my_design.vhd my_lib.vhd tb_my_design.vhd 1.2 编译成库 vhdlcom -f vhdl.f 编译完成后，在运行路径下可看到自动生成的一个库文件夹work.lib++ 注意： a) 一般情况下vhdlcom命令不需要加其他参数。若出现vhdl版本问题，可考虑增加-vhdl08等参数：vhdlcom -vhdl08 -f verilog.f b) 编译后的log为vhdlcomLog/compiler.log c) -lib 参数可指定一个库名。不指定，则默认库命为work。所有的生成的库的库名都是自由附加了”.lib++”后缀。对于混合仿真vhdl和verilog的库名要保持一致，否则可能出现其中一个库无法识别的问题（verdi版本为2015，可能后续版本解决了该问题）。例：vhdlcom -lib mylib -f vhdl.f，生成mylib.lib++库

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