我正在尝试使用fork..join实现req ##3:5ack。我能够运行req##5ack的逻辑。但我无法运行请求##3:5ack。
浏览 2提问于2017-08-13得票数 1
在约西的手册里我读过
-sv2005 -sv2009 -sv2012C.113 read_verilog -从Verilog文件读取模块
这里有简明扼要<
浏览 4提问于2019-12-19得票数 1
我试图在SystemVerilog源代码中声明一个动态数组，但得到的错误如下：
module sv1;
什么是可能的问题？
浏览 1提问于2015-04-16得票数 0
我正在使用v10的Icarus，Windows8.1，并且在编译一维数组时遇到了困难，例如： 0, 21840, 43680,};localparam [1:0] B[0:5][0:2] = {什么是错的，我如何纠正这个荒谬的错误
浏览 3提问于2017-06-02得票数 1
回答已采纳
1回答
VIM中的自动完备系统VIM
、、、、
我使用VIM作为SystemVerilog的编辑器。我有三个问题。1.如何在VIM中启用Systemverilog文件的自动完成功能？？2.如何自动缩进VIM中选定的部分？我使用在VIM中为Systemverilog创建的插件
浏览 3提问于2014-09-16得票数 3
回答已采纳
现在我正在尝试实现systemverilog教程，
特别是，我指的是SystemVerilog的开关教程。有人知道如何从SystemVerilog中的有序端口列表更改为命名有序端口列表吗？
浏览 7提问于2016-02-22得票数 1
回答已采纳
我知道SystemVerilog允许您通过将接口声明为“虚拟”来保存对SystemVerilog类中的接口的引用。总线，是否也可以将模块声明为“虚拟”，以便在SystemVerilog类中保存对模块的引用？接口的繁琐，只使用来自SystemVerilog类的旧的verilog-95风格的BFM？我只是认为如果你的DUT是用VHDL语言编写的，那么
浏览 0提问于2020-02-29得票数 0
请帮助我理解SystemVerilog.中虚拟类的需求
对于抽象类，我们可以在SystemVerilog中使用接口。这两者有什么不同？
浏览 3提问于2016-06-07得票数 0
回答已采纳
在Verilog中有没有什么构造可以和SystemVerilog的typedef相媲美呢
我知道在SV中，我可以为类型定义创建自己的名称，并在构建复杂的数组定义时使用它。我知道typedef在Verilog标准(即Verilog-1995)中并不存在。但有没有可能以某种方式绕过它？
浏览 0提问于2016-02-16得票数 0
在systemverilog模拟器(Ius/cadence、Questa/Mentor或VCS/Synopsys)中，您通常希望看到波形中的systemverilog类变量。有没有办法做到这一点？
浏览 5提问于2016-10-11得票数 0
我相信SystemVerilog在编码中是一个更高层次的抽象。是否可以将SystemVerilog模块与verilog模块进行接口？在尝试集成它们时，它们有哪些方面应该牢记在心？
浏览 2提问于2014-02-19得票数 0
你能举一个大而复杂的SystemVerilog约束的例子吗？越大越好，最好是现实的。也许一些地址计算也依赖于其他一些变量。我正在评估将我们的IP转换为使用SystemVerilog约束，我的管理层想看看创建/理解SystemVerilog约束有多容易/多难。
浏览 0提问于2012-10-31得票数 2
回答已采纳
1回答
我查看了一个程序，发现了以下代码：我不确定我正在经历的程序是用Verilog还是SystemVerilog写的。我知道在Verilog中大括号用于连接操作，但是我不太明白这里是做什么类型的连接。另外，因为我不确定给定的代码片段是Verilog还是SystemVerilog，所以我对代码感到困惑。另外，大括号是否表示SystemVerilog…中的另一个操作？
提前感谢
浏览 7提问于2016-08-11得票数 0
回答已采纳
2回答
谁能帮我在tagbar vim插件中添加systemverilog语言支持？我试过下面的方法，但对我不起作用2) mkdir ftplugin到~/.vim并从添加systemverilog.vim下面是ctag的一些输出。systemverilog
浏览 5提问于2014-03-07得票数 3
1回答
我知道可以通过Verilog编程接口(VPI)更改信号和变量的值。也可以通过在命名事件上执行vpi_put_value(...)来触发命名事件。
是否可以调用函数或启动任务？
浏览 4提问于2016-05-22得票数 1
关于如何在VHDL和SystemVerilog之间传递2D数组的文档似乎很少。从SystemVerilog实例化VHDL模块： .my_input(my_input_s),
.my_output(my_output_s我尝试过在SystemVerilog中使用不同的数组类型组合(完全打包，完全解压)，但都没有效果。请注意，在我的例子中，我没有更改VHDL声明的自由，我必须找到一种方法使
浏览 11提问于2022-05-20得票数 0
回答已采纳
我正在为大学学习SystemVerilog。我在Visual代码中安装了用于语法突出显示的扩展: SystemVerilog、Verilog/ SystemVerilog /SystemVerilog(扩展名)。我安装了编译器Icarus并将地址插入到环境变量(PATH)中。result [7:0];试图运行它，但它给了我一个错误：
Module end
浏览 2提问于2021-01-30得票数 1
回答已采纳
1回答
我正在尝试理解如何在Verilog中创建一个C++测试平台来驱动对DUT的刺激。假设我有一个简单的场景：module tb_top();
is_ready = true;
浏览 3提问于2015-10-19得票数 0
我有一些SystemVerilog组件的自测试代码，我希望确保我的测试涵盖所有内容，特别是我的类中的失败案例。我所需要的就是行/分支覆盖，就像Java等其他面向对象语言通常使用的那样。我尝试使用VCS (版本2012.06)覆盖，我发现它只对SystemVerilog有一个有限的支持，并且不支持对SystemVerilog类的任何覆盖。是否有任何模拟器或工具支持此功能？
浏览 1提问于2012-08-21得票数 1
回答已采纳
我希望能够编写这样的代码： .. systemverilog code here.`endif
但是SystemVerilog参考手册似乎并没有引用任何这样的标准预定义常量。这似乎是一个疏忽--有没有一种简单的方法来完成我想要做的事情？
浏览 0提问于2013-03-06得票数 0
云服务器
对象存储
ICP备案
云点播
实时音视频
腾讯云开发者
Copyright © 2013 - 2026 Tencent Cloud. All Rights Reserved. 腾讯云 版权所有
深圳市腾讯计算机系统有限公司 ICP备案/许可证号：粤B2-20090059 
粤公网安备44030502008569号
腾讯云计算（北京）有限责任公司 京ICP证150476号 | 京ICP备11018762号