我正在尝试在系统verilog中将'logic 2:0‘类型转换为整数。我花了一段时间才意识到这就是为什么我的测试没有像预期的那样工作的问题。我试着把它写成这样：其中signal是逻辑2:0。但这总是将a赋值为0。当前代码如下： if(signal=== 3'b000) begin
a =
浏览 10提问于2016-08-11得票数 1
我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下：
注意:输入是从两个具有32-b值的外部文本文件中读取的</e
浏览 53提问于2022-04-20得票数 -1
我的verilog知识非常贫乏，但我需要将Verilog项目(包含一些.v文件和.v文件文件夹)转换为一个大型EDIF文件进行解析。有什么简单的方法吗？我已经找到了iverilog工具，但不确定如何一次转换所有带有子文件夹的项目。谢谢!
浏览 5提问于2016-09-05得票数 0
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在Specman E中，系统verilog的$value$plusargs选项的等效语法或实现是什么？我正致力于将源代码从System转换为Specman E，在Specman E中实现$value$plusargs()系统功能是我的工作。我如何将参数从命令行或Makefile传递到Specman E中的源代码？下面是系统verilog示例代码，我想在Specman E环境中进行转换和实现，
浏览 2提问于2019-08-13得票数 2
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当有人问你是否做过任何verilog合成，这到底是什么意思？这是否意味着编写代码、模拟、将代码下载到实际硬件，还是什么？我在网上读过，但他们只是说这是一个从高层到门级的转换过程，但这并没有告诉我多少。
浏览 5提问于2012-02-10得票数 6
使用Vivado 2016.2模拟器时，我需要将int类型转换为System Verilog中的字符串，但不支持$cast和$sformatf。为了成功地将int类型转换为字符串，我还可以使用哪些其他函数或方法？
浏览 16提问于2016-09-22得票数 2
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我在他身上放了一个包含LUTS的记录。我该怎么做呢？Yosys有内置的东西吗？在互联网上，有没有别的东西已经实现了这类东西？因为我搜索了这个但是我找不到。
浏览 11提问于2020-05-20得票数 0
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下面是一个关于带同步启用的D FF的简单Verilog示例(input wire en, r_next = r_reg; always @*endmodule
我的问题是，为什么我们需要这里的输出逻辑？
浏览 3提问于2012-04-15得票数 1
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给定参数parameter int cntW = ...front : back+eC+1 - front;
其中back+eC+1 - front被提升为32位int，这比cntW更宽。我如何显式地将int转换为变量宽度cntW，以抑制来自隐式转换的警告？
浏览 2提问于2022-10-08得票数 0
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我为一些用系统Verilog编写的硬件开发了一个用C++编写的高级模拟器。
将系统Verilog编译成C/C++可调用的函
浏览 12提问于2011-05-11得票数 3
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这个问题可能不太适合StackOverflow，但是编译器和Verilog (可以被认为是编程语言)都与这个项目相关。我在哪里可以找到从Verilog语言到GDSII格式或Netlist的开源(或可下载和非商业使用)编译器？有许多Verilog模拟器(将其编译为本机机器代码或C语言)，许多Verilog- to -FPGA编译器，但我想要编译器，能够从Verilog生成传输器的几何结构。网表是集成电路元件的<
浏览 1提问于2010-11-15得票数 5
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reg out; out<=inp^clk1;endmodule另外，在另一种情况下，当我将 Also 块更改为Also@(高级clk1或negedge clk1)时，它会显示:事件控制中的模糊时钟
浏览 3提问于2019-12-11得票数 1
我的大部分系统-Verilog代码使用参数来定义不同的等待时间，例如：现在，因为我在我的文件中定义了一个时间尺度，所以我可以直接使用这些参数来引入等待周期：initial begin#HALF_SPI_CLOCK;
end
浏览 2提问于2014-07-21得票数 1
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我很难把VHDL翻译成Verilog。这是我VHDL源代码的一部分。我对I/O有一定的理解，但在翻译这个字符串时有一些问题。
浏览 1提问于2014-12-16得票数 0
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我需要一个使用Verilog的VHDL事件的等价物。这是一个从VHDL到Verilog的转换示例(注意:我需要在同一进程中同时使用posedge和negedge )：
if (I'event and I
浏览 0提问于2014-10-28得票数 0
假设有一个顶层模块，一个逻辑(logic1)和一个测试逻辑(logic2)，如左图中所示。
verilog代码的左边应该是这样的。(b2),.D (d1),.B (b2),
.C_IN (c1
浏览 8提问于2021-02-02得票数 0
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我希望能够通过管道将信息从System Verilog testbench传递到c++程序。有没有办法实现这一点。
浏览 1提问于2019-04-20得票数 0
我在做什么在“工具”菜单下，有一个示意图查看器。
它只列出了第一个源文件以及如何在项目中保存生成的文件如何从Xilinx中的verilog源文件生成原理图文件
浏览 0提问于2011-04-20得票数 9
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