有了，我希望用一个商业的编译verilog的静态随机存取存储器编译器来取代它，这样我就可以对整个设计进行综合，包括静态随机存取存储器。然而，我注意到SyncReadMem()发出的verilog并不像那样具有统一的IOs。我想知道如何使用像SyncReadMem()这样的chisel mem API来生成一些像rocketchip那样的sram veril
浏览 54提问于2021-02-24得票数 1
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有人能解释一下从rocket核心的fsim目录(Top.DefaultFPGAConfig.v，使用提供的默认conf文件)生成的verilog代码和Zedboard文件夹(Top.DefaultFPGAConfig.v)中的verilog代码之间的区别吗？它们的大小基本相同，看起来也很相似，只是有一些变化，我不太明白背后的原因。
我正在尝试在virtex 7 FPGA上合成它，而不是基于Zynq的
浏览 3提问于2014-10-20得票数 1
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我已经设置了CONFIG=DefaultSmallConfig并使用make verilog命令在vsim目录中生成了Verilog代码。在设计编译器( Design，DC)的输出和系统综合方面，我有几个问题。
如何删除与调试相关的端口和连接？我只需要综合核心及其外围设备，而不需要调试相关模块/线。除了freechips.rocketchip.system.DefaultSmallConfig.v输出文件之外，我还需要什么才能运行完整的D
浏览 2提问于2017-08-28得票数 2
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我正在尝试构建一个最小的示例，说明如何使用Chisel和外交方法生成AXI4Stream接口。我正在使用已经在火箭芯片(freechips.rocketchip.amba.axis)中可用的外交接口.我对奇塞尔有一些经验，但我仍在努力学习外交。无论如何，我已经成功地创建了一个小的APB示例，它使用以下所提供的答案：
在此之后，我尝试创建一个类似的、简单的AXI流示例，但我仍然会遇到错误。上使用BundleMap.cloneType，可能是因为freechips.
浏览 8提问于2022-04-28得票数 2
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根据RISCV工具链，我们正在为Rocketchip生成64位的verilog文件.但我们需要32位RISCV火箭芯片。为此，scala和scala文件中的要求和修改是什么。
浏览 1提问于2015-04-20得票数 0
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使用Rocket-Chip生成器，我可以使用构建版本的Verilator创建Verilog输出和C++仿真器。我想使用Verilator来生成SystemC代码，使用默认的配置Verilog输出，但得到错误。我使用的是简单的命令行；并看到错误，如；
找不到包含模块: AsyncResetReg的</e
浏览 15提问于2018-07-07得票数 0
我指的是fpga中的rocketchip_wrapper.v -zynq/common/对其进行某些修改，并为新的fpga定制它。在第136行上，正在对接模块系统(系统system_i (...))。这个系统模块在哪里定义的？
另外，AXI模块是从某个地方(ip核)导入的，还是完全在设计中定义的？
浏览 4提问于2015-07-04得票数 0
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我在我的chiselMainTest列表中添加了“-后端”和"v“，虽然我得到了verilog输出，但我也得到了一个构建错误：.: fatal error: 'vpi_user.h' file not found ^sbt运行的完整列表如下Nonzero exit code: 1
[error] Total t
浏览 4提问于2015-10-05得票数 2
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然而，我唯一得到的(在芯片和火箭芯片)是一些奇怪的电线在GTKwave，我不能联系到核心/瓷砖。make CONFIG = freechips.rocketchip.system.TinyConfig (I did DefaultConfig as well)make run-debug CONFIG= freechips.rocketchip.system.TinyConfig
或带有hel
浏览 14提问于2022-04-01得票数 0
我使用Chisel创建了一个漂亮的可重构逻辑数组，并发现自己无法测试得到的Verilog。我可以看到，通过将Verilog输出与Chisel源版本的Verilog进行比较，生成的Verilog很可能是正确的，其中消除了可能导致组合反馈的连接。有人知道有什么开源工具可以完成模拟电路的任务吗？
浏览 0提问于2016-01-12得票数 2
我已经安装了riscv工具链，并使用主分支中的rocketchip生成器源代码生成了默认配置的verilog源代码。 })
我很好奇为什么COMPARATOR_PREFETCHES被允许作为一个案例，我想弄清楚什么是“允许的”在正确的方向上推动是值得赞赏的。
浏览 13提问于2016-07-29得票数 1
Chisel支持(很好)哪些FPGA供应商的主板？市场上的大多数FPGA都是通用的吗？或者我们在购买时需要注意一些细节？如果是这样，我们应该注意什么？我真的需要一个硬件套件，使模拟和实际合成层之间的差距和麻烦最小化。谢谢!
浏览 129提问于2020-08-18得票数 1
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我正在按照这里的自述文件进行设置：https://github.com/chipsalliance/rocket-chip。当我在我的$ROCKETCHIP/emulator目录中运行make -j6 run时，我得到以下错误消息： make: *** [output/rv64uf-p-fclass.out] Error 255Listening on port 37902
emulator-freechips.rocketchip.system-freechip
浏览 80提问于2020-04-12得票数 0
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我尝试使用Mem(1024，UInt(width=xLen))；但在Xilinx vivado.The memory中合成生成的verilog文件后，将其映射为分布式ram。理解和编辑生成的RTL文件真的很难。有没有任何明确的方法来定义内存，它可以推断为块ram。 感谢和问候，
浏览 12提问于2020-11-02得票数 1
是否有一些内置的测试或工具，用于对凿子或firrtl设计与生成的verilog进行正式验证？verilog后端构建在哪些概念上？里面有虫子吗？
浏览 1提问于2018-04-12得票数 5
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我有一个verilog文件，我想在其中包含的是一个执行一些数学运算的任务，然后我在另一个文件中include "maths.v"，并通过在另一个文件中的initial begin - end块中写入mathsfunctionz; x = $urandom; z = x + y#200 我得到了一个编译错误，这是在第一行的taskmathsfunction;，这是Global declara
浏览 10提问于2017-10-21得票数 0
所以，我有一个关于Chisel代码转换的理论问题。
我已经知道，Chisel代码被编译成Java，然后在JVM中运行，并发出等效的Verilog和C++源代码(针对较早版本的Chisel)。例如，在Chisel源代码中，我可以看到有一个Reg类，例如，它创建了寄存器的定义。然后，我可以在硬件设计中导入和使用这个类。但是，我不明白Reg类本身的描述与实际用途之间的区别何在。太让人困惑了。例如，假设我正在开发一个使用Reg对象的<
浏览 2提问于2017-08-07得票数 4
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