我正在尝试理解定点数字在FIRRTL中的表示方式。规范示例中提到Fixed<10>的宽度为1位，这是预期的吗？Specification for the FIRRTL Language Version 0.2.0
Fixed <3><<2>> ; 3-bit width , 2 bits after binary
浏览 12提问于2020-07-07得票数 1
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我有一个表示矩阵的自定义记录类型。包含矩阵条目的Record.elements值使用一个键字符串进行索引，该字符串由行号、下划线和列号组成，即s"${ row }_${col}“。我还有第二种自定义记录类型，它表示矩阵数组，它们并不都必须是相同大小的(这就是为什么我不能使用Vec)。376:22 no viable alternative at input 'MatMul_1.io.in.1.3_0'
一些快速搜索似乎表明这个错误是从ANTLR冒出来的，但此时我承认我已经超出
浏览 0提问于2018-10-08得票数 2
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我正在尝试运行verilog编译器传递给一个110 it的Firrtl文件，并且我一直在摆脱内存错误，尽管给它一个宽敞的12G堆空间来玩。问题似乎在于解析器，特别是ANTLR，产生了太多的ArrayLists。对于Firrtl电路定义来说，110 Is是不是太大了？该文件是用Chisel通过Firrtl和--compiler=high生成的。我的Firrtl版本是1.2-SNAPSHOT (本地构建的)，Chisel
浏览 0提问于2018-11-11得票数 2
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是否有一种方法来禁用CheckCombLoops FIRRTL通行证？(这些循环是假的。)如果可能的话，我想在测试器驱动程序中这样做。我看到了FIRRTL整数的选项，但是在FIRRTL运行期间我仍然得到一个异常。我还希望能够使用VCS作为后端。() => new LazyStackWait2)) { c => } should be ( true)}
下面是日志的一部分[info
浏览 1提问于2017-06-01得票数 1
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定点到浮点以及向后转换
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正在转换固定的点。(用于分数的固定n位)到IEEE双安全？测试:数字转换为浮动pt格式，然后返回到其原始的固定pt格式。
浏览 5提问于2010-04-04得票数 0
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如何向FPGA发送定点数
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我有我的自定义IP包含32位的输入和输出.I也需要做一些定点数字的算术运算。但是这个定点数字应该从SDK发送到FPGA部分。所以我的问题是如何在SDK中将float_value = 0.2表示为定点？
浏览 2提问于2015-05-13得票数 1
如何在C中将浮点数转换为定点格式的fix16_14？fix16_14表示2位整数和14位小数？考虑一个例子：-0.99633 =十六进制的c03c (二的补码表示)。请帮我解决这个C代码逻辑。
浏览 7提问于2019-04-23得票数 0
我应该如何在systemverilog中表示定点数字，因为它不支持reg和logic.Is的定点数字，使用real数据类型，正确的方法，或者我们可以使用任何不同的数据类型？我试着在systemverilog中做一个平方根函数，结果将是FP，例如sqrt(8) = 2.82。我的输入和输出(Sqrt)的数据类型应该是什么，这样我才能在验证时正确地检查小数点位置。
浏览 13提问于2016-09-14得票数 0
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所以，我有一个关于Chisel代码转换的理论问题。
我已经知道，Chisel代码被编译成Java，然后在JVM中运行，并发出等效的Verilog和C++源代码(针对较早版本的Chisel)。例如，在Chisel源代码中，我可以看到有一个Reg类，例如，它创建了寄存器的定义。然后，我可以在硬件设计中导入和使用这个类。但是，我不明白Reg类本身的描述与实际用途之间的区别何在。太让人困惑了。例如，假设我正在开发一个使用Reg对象的项目，其中
浏览 2提问于2017-08-07得票数 4
在Z3求解器中，我希望使用定点表示法来表示数字，并使用四舍五入来执行算术运算。例如:假设X、Y和Z表示定点数字类型， X[4,3] Total 4 digits number with 3 digits after the decimal.我知道，Z3支持数字的浮点理论，但不支持数字的算术运算的定点理论！是否有计划支持数字的不动点理论？如果没有，有没有办法使用Z3求解器中的任何现有理论并举例说明？
浏览 15提问于2020-06-24得票数 1
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我看到由Chisel发出的下列FIRRTL代码：和注意:我的内存对象名为但是，在firrtl 1.5.2规范中，术语"cmem“、"infer”和"mport“不出现。
谁来解释一下这些术语。更好的是，是否有一些我不知道的规范解释了他们？
浏览 7提问于2022-04-01得票数 2
假设您必须将一些存储在大型数组L中的32位定点数字相加，并且您希望获得尽可能准确的结果。此外，除了L和32位定点数字之外，不允许使用其他任何东西(即不允许将它们转换为64位)。对于L中的数字之和，您将采用什么方法来获得最准确的结果？(a,b): else if a = -INF: return -INF因此，我交替添加剩余列表L中<e
浏览 0提问于2016-05-19得票数 1
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我正在用chisel3编译一些有很多连接和连接的大型项目。现在，顶级对象及其所有子模块都在同一个Scala包中，我运行sbt "runMain top.Instantiator --verilog"。但是，它在FIRRTL中崩溃，出现以下错误： [info] Done packaging.，项目中大量的电线和连接导致了一些溢出。有没有办法以非递归的方式编译，这样我在编译top.Instantiator时就不会遇到同样的错误? 3)以某种方式分离包&#
浏览 17提问于2019-01-04得票数 2
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如何从凿子代码生成FIRRTL文件？我已经安装了sbt，firrtl和verilator根据github维基。为简单的加法器创建了一个凿子代码。我想要生成FIRRTL并把它隐藏到Verilog身上？我的问题是如何从凿子代码中获取firrtl文件。谢谢。
浏览 4提问于2016-11-29得票数 2
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据我所知，在C中表示分数依赖于floating point表示中的浮点数和双精度数。在x86 (或其他体系结构)上是否有任何可以操作这种类型的fixed point指令？
浏览 6提问于2020-02-15得票数 3
之前，我尝试过使用chisel3模板，当我将资源放入src/main/resources/alu/custom_ALU.v (setResource("/alu/custom_ALU.v"))中时，它工作得很好但是，当我在火箭芯片存储库中尝试同样的操作时，它向我展示了FileNotFoundException
在rocket-chip存储库中，setResource的根目录在哪里？
浏览 17提问于2018-01-31得票数 1
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假设您需要以秒为单位的时间的定点表示，并且滴答之间的时间不能精确地以定点格式表示，那么如何在简单的嵌入式系统中跟踪时间呢？在这些情况下，如何避免累积错误。这个问题是对slashdot上的的一个反应。
0.1秒不能整齐地表示为二进制定点数，就像1/3不能整齐地表示为十进制定点数一样。任何二进制定点表示都有一个小误差。例如，如果点后有8个二进制位(即，使用按
浏览 1提问于2009-10-31得票数 3
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似乎我无法将其分配给UInt中的单个位。这是设计出来的吗？ def ffo(pwidth:Int, in:UInt) : UInt = { }
浏览 0提问于2017-01-11得票数 3
我发现当从Chisel框架生成Verilog输出时，在chisel框架中定义的所有“结构”在界面上都丢失了。或者在使用Enum类编写Chisel代码时创建SV枚举。
浏览 4提问于2018-11-08得票数 3
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