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我正在尝试做一个8个状态的3位运行LED。当输入x为1时，LED将向前移动；当x为0时，LED将向后移动。具有以下条件。 我已经试了好几个小时了，我不知道它出了什么问题。我现在正在学习vhdl，所以请不要对我太苛刻。它说是语法错误，但我不知道在哪里 library IEEE;
x :digit = 8 else
"1111011" when
浏览 19提问于2021-05-01得票数 0
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我在二进制乘法电路中为寄存器(用来制作移位寄存器电路)编写了一段VHDL代码。一旦我在Quartus II中分析了它，就会显示几个语法错误。(10500)：VHDL语法错误出现在memory.vhd(9)附近的文本"IF"；期望"end“或"(”)，或标识符("if“是保留关键字)或并发语句
错误(10500)：VHDL语法
浏览 0提问于2014-10-20得票数 0
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我正在尝试做一个通用的8位加法减法器，我写了所有的代码位，它给我一个在"big_mode <= (其他人=>模式)“上的语法错误。有什么帮助吗？
浏览 1提问于2015-03-12得票数 0
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VHDL程序设计表明，组合电路采用并发语句，时序电路采用并发语句和时序语句。现在的问题是： d when (clock'event and clock='1') elseend;
这是一个正确的、可合成的代码吗？如果它是一个不正确的代码，这到底
浏览 4提问于2017-03-10得票数 2
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我试图在vivado中的systemverilog项目中使用两个vhdl模块。(在同一项目中)
我试过在开始时使用include关键字，这不会给我带来错误，但是在合成时失败，这里是错误。Synth8-2715语法错误接近-- "C:/Users/Batuhan/Desktop/fpga_VHDL_uart/Sonar_FPGA-master/src/MCU_UART_RX.
浏览 0提问于2019-07-23得票数 1
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我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：button_deb.vhdl:3: syntax error但我有语法错误。我的VHDL代码错了吗？或者
浏览 14提问于2016-01-06得票数 1
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我对VHDL的if语法有问题。代码如下：use IEEE.STD_LOGIC_1164.ALL;
port (clk : in STD_LOGICzeros <= '0111'; end if;我收到以下错误：
第15行.解析错误，意外过程
浏览 3提问于2016-05-08得票数 0
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我试图用Xilinx和VHDL语言编写串行并行转换代码，但我得到了以下错误：
library IEEE; GENERIC(n : INTEGER :=10);tmp(c) <= din;
浏览 2提问于2017-05-11得票数 0
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所以我试着写一个VHDL程序运行一个简单的自动售货机。它需要25美分、5美分和一角硬币，然后在各州之间开始移动，以5美分的幅度增加到45美分。当状态达到25美分时，它分配一个产品，如果它超过25，比如之前的状态是20，加上四分之一使它达到45，然后它向下级联，分配变化，直到它达到25。我还设置了重置。现在我遇到的问题很简单，但令人沮丧的是模糊。有两个进程，第一个fsm1，保存在不同状态之间移动的所有代码等等。第二个进程基本上是允许异步
浏览 2提问于2015-08-04得票数 0
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我对vhdl非常陌生，在我的代码中我似乎找不到错误，我不断地得到这些错误。alarm.vhdl (line 19, col 5): (E10) Syntax error at/before reserved symbol 'if'.Error occurred within 'ARCHITECTURE' at line 16, column 28 in alarm.vhdl.
alarm.vh
浏览 14提问于2014-05-25得票数 0
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我特别问的是VHDL，因为问题的答案提到的工具是用于Java和PL/SQL的。它不需要完美，一些手动解释就可以了。我这样做是为了一个自动提交任务。我试图鼓励其他工程师摆脱代码，并看到他们做到了这一点。我猜悲观的工具更适合提交；如果它遗漏了一些代码，那就不是世界末日。或者我可以让它报告这样的行数，然后给我发邮件，而不是停止提交。
浏览 2提问于2011-03-09得票数 5
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我是VHDL的初学者。我试图实现一个简单的项目，但我有一些错误。第一个是关于使用缓冲区。这是我的实体代码：Port ( A : in STD_LOGIC; I6 : out STD_LOGIC;end Demultiplexer;
这是我<
浏览 3提问于2016-03-09得票数 0
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在/vobs/ua/HDL/VHDL/CmdUtil/src/help.c中，我对func的定义如下：...在/vobs/ua/HDL/Interface/cli/src/cliSystem.C文件中，我编写了以下代码：... ...问题是，对于vobs
浏览 0提问于2017-04-21得票数 0
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你好，朋友和专业程序员，我对VHDL这个世界很陌生，我和我有这个问题。我要做的是： aux_Hs <= '0'; aux_Hx <= '1';在这种情况下：这个错误显示：
第73项。
浏览 1提问于2013-11-12得票数 1
这是VHDL中的hw作业。我们正在比较一个4位二进制数的前2位和最后2位，当前2位大于最后2位时，它应该向gt输出1。然而，我得到了两个错误，我不知道如何修复它们。or (a1 and a0 and b1 not and b0) or (a1 and a0 and b1 and b0 not);end compare; Error (10500): VHDLsyntax error at hw_two_kmoore.vhd(28) near text "not&q
浏览 2提问于2021-09-09得票数 0
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这是代码摘录，是一个过程的主要部分： variable num : integer; 返回：“float_pkg_c.vhdl(3843)的VHDL语法错误:范围的右界必须是常量”dividend := to_float(num, 4, -27) / to_float(denum, 4, -27);
浏览 1提问于2014-04-01得票数 2
我正在用VHDL做D触发器，这是代码：USE STD.standard.all;port( output <= input; END PROCESS;这些是我在尝试合成它时得到的错误Line 16. parse error, unexpected IDENTIFIER, expecting CO
浏览 3提问于2011-07-01得票数 0
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VHDL中的语法错误
、、、
我正在尝试使用结构化VHDL和元器件来实现一个一位计数器。我在尝试执行端口映射时遇到语法错误。错误是"Error (10028)：Can't resolve multiple constant drivers for net "P“at Assign4.vhd(47)”这是我到目前为止所得到的:提前感谢你的任何想法。
浏览 0提问于2011-02-22得票数 0
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基于C#的Vhdl解析器
、、、
我需要做一个vhdl解析器。我决定使用antlr解析器生成器和他们网站中的vhdl语法。我在检查语法时遇到了问题，并出现了以下错误：
以下令牌定义永远无法匹配，因为先前的令牌匹配相同的输入:字母、整数、数字.如果以前有人用过这种方法，请告诉我语法是否不正确，或者我是否做错了其他事情。
浏览 0提问于2011-08-23得票数 2
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