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代码如下：module counter (in, start, count, clk, overflow);
input
浏览 23提问于2016-09-24得票数 1
我是第一次接触verilog.I，我不知道我的code.The程序在给定时刻从0H到16H的计数器值到底出了什么问题。key[2]是用于递增计数器的按钮，而sw[0]用于重置计数器。counter = 0; endend
我得到的错误是VerilogHDL语法接近文本"always"；期望";“或"@"，或&
浏览 2提问于2014-04-26得票数 0
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我在用Verilog设计芯片。我有一个3位计数器。我希望当计数器处于第8循环时，应该有一个时钟故障，然后正常工作。在Verilog设计中产生时钟故障的可能方法是什么？
浏览 7提问于2010-02-12得票数 4
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我正在尝试模拟模拟和数字模拟(Cadence Virtuoso版本6)
我用verilog代码做了一个简单的计数器，并成功地进行了数字仿真。但当我尝试混合信号模拟(仅使用2个反相链模拟Clk //复位到数字计数器)时，我发现数字输出仅随1 3ns(1 3ns，2 3ns，3 3ns，4 3ns)的倍数而变化。即使我把时钟周期设为100ps，计数器的变化也只有1 2ns，2 2ns，3 2ns。(在verilog模拟中，这是完全可以的。)
浏览 17提问于2017-01-13得票数 0
我有一个用于简单乘法器的Verilog代码，如下所示，它需要两个32b输入，它们被分成两个(16-b MSB和16-bLSB)并乘以：begin W1_reg <= W1;end 代码的测试平台如下
浏览 53提问于2022-04-20得票数 -1
我正试图为动态大小寄存器编写一个test_bench。我定义了这样一个参数变量，并实例化了一个寄存器模块： .clock(clk), .enable(enb), .regOut(outp)例如，我想定义"in“变量(模块的第四个输入)。我希望这可以作为：reg [reg
浏览 0提问于2018-03-24得票数 0
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我对vhdl和系统verilog完全陌生。ieee.std_logic_1164.all;use IEEE.STD_LOGIC_UNSIGNED.ALL;
我是否必须包括一些符合系统verilog标准的类似库？在系统verilog中，代码应该是什么样的呢？
浏览 4提问于2014-11-24得票数 0
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我为一些用系统Verilog编写的硬件开发了一个用C++编写的高级模拟器。
将系统Verilog编译成C/C++可调用的函数？
浏览 12提问于2011-05-11得票数 3
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是否可以将SystemVerilog模块与verilog模块进行接口？在尝试集成它们时，它们有哪些方面应该牢记在心？
浏览 2提问于2014-02-19得票数 0
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我已经附上了ASM图表和Verilog代码的截图。我也不理解条件框的时间含义(一般来说，我们不能将条件框的输出置于一个不依赖于条件框输出的单独状态中吗？)就像在wait1状态下一样，我们检查sw的值，如果为真，我们减少计数器，然后检查计数器是否达到零，然后再检查db_tick。我想了解当我们从wait1和增量计数器移动到断言db_tick时的时间流。在verilog代码中，我们使用q_load和q_tick来控制计数器。当我们可以简单地控制美国的<em
浏览 1提问于2015-08-31得票数 0
我在学习Verilog HDL。现在，我正试图运行一个程序的数字亚特兰斯巴达6 xc6slx45。 count=0; #10000000 count=count+1;end
当我在板上运行这段代码时P.S:我对Verilog很陌生。
浏览 1提问于2014-10-21得票数 0
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我想知道是否有办法知道系统Verilog中对对象的引用(句柄)的数量。我可以将静态计数器放在new()方法中，用于新对象，但对于引用计数，SV更接近Java，并且具有内置的内存管理。
浏览 0提问于2013-09-26得票数 1
VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字，而不是直觉和一般的指示。
浏览 11提问于2011-02-11得票数 13
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我正试着在verilog上用ise xilinx 14.7，webpack版本做一个计数器。
实际上，我从R. Haskell和D.Hanna的“使用digilent FPGA板进行数字设计”一书中抄袭了一个计数器，以便理解它并进行一些修改。我是第一次接触verilog，如果你能告诉我我做错了什么，我将非常感谢。
浏览 0提问于2016-06-27得票数 0
有没有开源的系统Verilog语法？我要找的是系统Verilog，而不是普通的Verilog语法。
浏览 2提问于2010-12-23得票数 5
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嗨，谢谢你看了这个。有没有一种方法，当运行"simv“时，长时间(可编程的)不活动可以触发内部事件来调用”$finish“？或者是否可以使用VCS命令？RRS
浏览 2提问于2012-03-10得票数 1
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我在Linux操作系统上使用gvim编辑器在Verilog上工作。由于系统故障，我丢失了一些文件。以前verilog代码的预定义变量过去是彩色的，但现在不是了。我怎么才能找回那些颜色呢？
浏览 4提问于2012-07-10得票数 2
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tmp = tmp - 1'b1; assign Q = tmp;
这给了我一个错误：
我真的不知道怎么回事。
浏览 2提问于2012-10-23得票数 0
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这里是一个4位异步波纹计数器的设计(使用T触发器，但是我没有为Tff定义组件，只是对T信号的电路行为进行了编码)。1.不过，当我想模拟我的代码时，Q输出是UUUU，这很有意义，因为我必须用我想要计数的数字来初始化它。虽然我不知道如何设置inout初始值(我尝试了Process ...2.)为了解决上述问题，我将输入端口改为out (Q_out)并将Q定义为信号，这个工作的BUT...my计数器只改变了Q(0)位，而不是它计算的others...thus :0，1，1，1，1，……3.)我想调试这段代码。下面
浏览 3提问于2015-11-19得票数 0
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Verilog代码中的参数通常以默认值声明，如下所示：但是，如果参数总是在模块实例化时被重写，那么我也看到了没有默认值的声明，例如：这个没有默认值的参数声明可以在Verilog IEEE Std 1365-2005节"4.10.1模块参数“显示需要默认值(不是可选的)，如下所示：因此，如果需要默认值，则ModelSim可以接受没有默认值的参数，或者如果默认值是可选的因此，：Verilog参数声明是否需要默认值？
下面包括一个
浏览 8提问于2021-10-01得票数 2
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