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我在学校熟悉了一点Verilog，一年后，我买了一个Basys 3 FPGA板。我的目标是学习VHDL。
我一直在阅读一本名为“自由范围VHDL”的免费书籍，它极大地帮助我理解了VHDL语言。我还搜索了包含VHDL代码的github repos，以供参考。
我最关心的是顺序执行和并发执行之间的区别。我理解这两个词的含义，但我仍然无法想象为什么我们可以将"process“用于组合逻辑(即七段译码器)。我已经实现了我的七个段解码器作为并发语句的条件分配。，如果我用进程和开关语句实现解码器，会有什么区别呢？，当涉及到组合逻辑时，我不理解进程的顺序执行这个词。如果它是一个顺序机器-一个状态机，
浏览 3提问于2016-07-07得票数 3
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我想了解和改进我得到的VHDL代码。
在VHDL实现中，有以下部分：
m1(000) <= MetricA(000) + BrMet(3);
m1(001) <= MetricA(001) + BrMet(1);
m1(002) <= MetricA(002) + BrMet(0);
m1(003) <= MetricA(003) + BrMet(2);
m1(004) <= MetricA(004) + BrMet(0);
m1(005) &l
浏览 1提问于2022-01-17得票数 0
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尝试获取vhdl或ada源文件，匹配关键字，并将其替换为列表中的关键字。然而，我的regex并不是用来处理ignorecase和multiline的，它是由$1和$2组成的。有什么想法吗？谢谢。
$ErrorActionPreference = 'Stop'
$script:regop_gi = [Text.RegularExpressions.RegexOptions]::IgnoreCase -bor [Text.RegularExpressions.RegexOptions]::Multiline
function ReplaceKeyWords {
para
浏览 11提问于2022-05-22得票数 0
我在文档中找不到用icarus将VHDL代码转换为Verilog的例子。我发现了如何对VHDL 做verilog。我试图修改命令以在上执行VHDL转换：
$ iverilog -tvlog95 -o button_deb.v button_deb.vhdl
button_deb.vhdl:3: syntax error
I give up.
但我有语法错误。我的VHDL代码错了吗？或者是iverilog命令出错了？
浏览 14提问于2016-01-06得票数 1
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(: .)表达式在ANTLR规则中有什么意义？
message
: COLON (: .)*?
;
在
我不能用医生的话说冒号是被允许进入规则的。在这种情况下，不应该将括号中的:替换为COLON吗？
更新
这些案例是否也是从options的清除中遗留下来的？
grammars-v4/antlr/antlr3/examples/Verilog3.g(548,13): Warning: ignoring colon with no effect, token `'else'` at offset 12136
grammars-v4/vhdl/vhdl.g4(696,1
浏览 2提问于2020-10-22得票数 1
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在gwan.h头文件中，我看到了LG_VHDL。据我所知，VHDL主要用于FPGA编程。
你能告诉我为什么，怎么会有与vhdl相关的东西？我在任何地方都找不到gwan和vhdl。
vhdl是一种描述语言，您可以描述硬件应该如何工作，还有一个非常复杂的编译器使其成为现实。怎么可能用vhdl描述cgi呢？
谢谢
浏览 3提问于2013-08-30得票数 3
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我目前正在尝试在我的Verilog设计中使用某些遗留的VHDL代码。虽然可以在Verilog中实例化VHDL模块，但我找不到在Verilog中调用VHDL函数的方法。(除了将其包装在VHDL模块中并实例化该模块之外)。有没有办法在Verilog中直接调用VHDL函数？
浏览 1提问于2016-04-21得票数 5
我的问题是我有两个向量，例如A和B。当时钟为1时，我必须选择A向量的第一个元素A(0)，当时钟为零时，B(0)，然后是A(1)，B(1)，A(2)，B(2)...
我的实际代码有一些问题：
-顶层实体
library ieee;
use ieee.std_logic_1164.all;
entity topentity is
generic
(
DATA_WIDTH : natural := 8
);
port
(
clk : in std_logic;
enable
浏览 9提问于2017-01-10得票数 0
我试图模拟一个Xilinx GTXE2收发信机。在GTXE2_CHANNEL.vhd中，我得到了一个错误，在库'ieee‘中找不到'std_logic_arith’。
首先，这是我的机器设置：
Windows 7 (pro，x64，德语)
PowerShell 4.0
Python 3.4
Xilinx ISE 14.7 (x64，英文)
Xilinx 2014.2 (x64，英文)
GHDL 0.31 for Windows ()
所以问题1:包含在GHDL中吗？
我试图将VHDL标准更改为VHDL-2008 --std=0
浏览 2提问于2014-09-14得票数 3
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我有两个PowerShell脚本，它们有开关参数：
compile-tool1.ps1:
[CmdletBinding()]
param(
[switch]$VHDL2008
)
Write-Host "VHDL-2008 is enabled: $VHDL2008"
compile.ps1:
[CmdletBinding()]
param(
[switch]$VHDL2008
)
if (-not $VHDL2008)
{ compile-tool1.ps1 }
else
{ compile-tool1.ps1 -VHDL2008 }
如何
浏览 3提问于2016-06-24得票数 75
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1回答
对于基于变压器的神经机器翻译(NMT)，以中英文为例，通过译码器输入(中文)处理编码器输出，最后输出。
如果我们不将输入传递给解码器，并将其视为翻译的“内存”模型，该怎么办？有可能发生什么事吗？
似乎译码器可以移除，而且只有编码器。
我可以像文本生成一样完成翻译任务吗？请参见：
https://github.com/salesforce/ctrl/blob/master/generation.py
https://einstein.ai/presentations/ctrl.pdf
浏览 0提问于2019-09-16得票数 0
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VHDL语言OsvvmLibraries中的.pro文件是什么？
显而易见的答案是，它是模拟器需要读取的VHDL文件的列表……但是，我以前从未见过这种特殊的构建文件格式。
哪些VHDL语言模拟器支持读取.pro文件？这是调用VHDL模拟器的python脚本的输入吗？或者它是内置在特定VHDL模拟器中的一种文件格式。
浏览 5提问于2021-10-04得票数 1
转换器解码器接收两个输入，编码器的输出和目标序列。本回答提供了如何将目标输入解码器的方法。
当对训练模型进行评估时，我对目标序列感到困惑吗？
我们是从第一个时间步长的<SOS>标签开始，然后像RNN中的那样通过转换器解码器对每个时间步骤进行循环吗？
如果有人能帮我澄清这件事会很有帮助的。
浏览 0提问于2020-09-15得票数 1
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我是机器学习新手，我想做这个问题陈述。我得到了一些用户对产品的评论，并根据这些评论，我的模型应该总结，并给我输出的文本句子。
例子:-
用户评论“设备电池正在升温”，基于这一评论，我的模型应该将此概括为“电池问题”。
用户评论“破解屏幕”，基于这个评论，我的模型应该把这个总结成“显示问题”。
有人能建议我哪种模型最适合我的问题陈述或者任何模型代码样本都是非常有用的吗？
我试过TF-国防军和MB的朴素贝叶斯分类器，但这些都没有帮助.我觉得主题模特在这里能帮我。
浏览 1提问于2019-06-10得票数 0
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我有一种表达方式：
ENTITY first
VHDL language standard: 3 (VHDL-2008)
ARCHITECTURE BODY arch
VHDL language standard: 3 (VHDL-2008)
现在，我只想对第一个偏执的实体进行正则表达式，所以结果应该是VHDL-2008，甚至是2008。
我是新来的。我试过的是：
"^ENTITY *(.*)"
只返回“先”。所以我的问题是:在“第一”之后，我怎么才能要求换行呢？我的尝试：
"^ENTITY .*\\n(.*)"
令人困惑的结果是
"
浏览 6提问于2014-01-14得票数 2
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我的VHDL测试平台使用了一些特定于VHDL'2008的特性，但是，取决于我到底在测试什么或者我所使用的仿真软件，它不能总是在VHDL'2008中编译。
为了解决这个问题，我创建了两个版本的testbench：
完整的版本，汇编在VHDL'2008。
轻型的，所有的VHDL'2008行删除，编译在VHDL'93。
然而，维护这个测试工作台的两个几乎相同的版本确实是件很烦人的事情，所以我想以某种方式合并它们。
我最初想我可以使用一个泛型和一个"IF .. GENERATE“语句，但是这显然不允许我‘93’编译一个具有'200
浏览 6提问于2015-07-20得票数 2
2回答
我试图用VHDL编写一个4位计数器，根据我的UD变量的值从"0000“到"1111”或者从"1111“到"0000”(如果UD='1‘它应该向下计数，如果它是’0‘up)。还有一个信号RCO_L，当我的计数器到达计数器(0或15)的一侧时，它得到值=‘0’。最后，当计数器设置为1时，有一个ENP_L信号会抑制它。
我发现很难编写代码，因为我对VHDL有点陌生，而且我遇到了很多错误。如果有人能帮我，我会很感激的。
这就是我到目前为止所做的：
*entity contador is
Port ( A : in STD_LOGIC_VECTOR(3
浏览 0提问于2013-12-16得票数 0
在verilog中，我可以通过使用标准verilog模拟器标志将测试用例的名称传递到模拟中：
+define+TESTCASE=\"mytestcase.txt\"
然后，在verilog代码中，我可以这样做：
//Verilog
fid = $fopen(`TESTCASE);
然而，在VHDL中，我并不是不知道达到类似效果的最佳方法。基本上，我想运行一个shell脚本来调用VHDL模拟器并编译我的VHDL源代码，但是为了以某种方式传达我想要作为VHDL模拟器外部的VHDL字符串运行的测试用例的名称。例如：
$ perl RunVhdlSimulation.pl --test
浏览 1提问于2019-05-22得票数 1
我们的模拟器允许VHDL / Verilog混合，我们的设计使用用VHDL编写的IP (否则，我们的设计主要是Systemverilog)。我们遇到了问题，因为参数重写不能正常工作，我们从模拟器的文档中找到了以下语句：
默认情况下，当在VHDL设计单元内实例化Verilog模块并完成默认绑定时，VHDL泛型将使用位置映射映射到Verilog参数。
这是说VHDL泛型到Verilog参数的映射是使用位置映射完成的，而不是命名映射。模拟器提供了一个特殊的选项，可以将绑定规则更改为“命名映射”，从而解决了我们的问题。
我的问题是，当涉及到VHDL中的Verilog (还是Verilog中的VHDL
浏览 0提问于2018-07-31得票数 0
我在全球范围内转变了公司模式。但我不想用vhdl模式打开它。
我添加钩子来关闭它的vhdl模式钩子。但在vhdl模式下，它仍能在微型缓冲器中工作。
当主模式是vhdl模式时，我如何才能将其关闭？
浏览 2提问于2014-06-19得票数 1
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我有一个makefile，我想在正确的库中编译我的每个vhdl文件。这是我的密码：
$(DEBUG)for core_lib in $(CORE_LIB_LIST); \
do for core_lib_src_vhd in $($$core_lib.VHDL_SRC_FILES_LIST); \
do $(COMPILER_VHDL) $(CC_VHDL_OPTIONS) $(COVER_OPTIONS) -work $$core_lib $(BLOCK_PATH)/cores/$$core_lib_src_vhd; \
don
浏览 5提问于2017-07-10得票数 0
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我是VHDL的初学者。我正在使用GHDL来实现我的VHDL代码并对其进行测试。我为XOR Gate写了一个简单的VHDL行为代码。我正在尝试编写一个测试平台来测试XOR Gate。 XOR VHDL代码： library ieee;
use ieee.std_logic_1164.all;
entity XORGate is
port(
xora, xorb : in std_logic;
xorout : out std_logic
);
end XORGate;
architecture behave of XORGate is
begin
process(xo
浏览 11提问于2021-06-19得票数 0
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如何用VHDL编写以下代码？？
`timescale 1ns/10ps
module tb;
event event_a;
initial begin
#20 ->event_a;
#30 ->event_a;
#90 ->event_a;
#100;
$stop;
end
always @(event_a) begin
$display("hello word (%t)");
end
endmodule
下面是我到目前为止在VHDL中尝试过的：
library STD;
libr
浏览 1提问于2021-01-22得票数 1
1回答
我有一个VHDL代码，它需要一个元素数组作为泛型。COEF_LIST : coef :=(0,0,1,1,2，-2,1，-2,1)
如何将新的COEF_LIST集从系统verilog测试平台发送到VHDL实体？
VHDL中的泛型与verilog中的参数相同。
我宣布coef为
parameter real COEFF[8:0] = '{0,0,1,1,2,-2,1,-2,1};
在系统中。
我尝试使用(在我的verilog测试平台)传递
vhdl_entity #(
.COEF_LIST(COEFF)
)
我得
浏览 3提问于2014-06-03得票数 0
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2回答
VHDL图灵完成了吗？
、、、
VHDL图灵完成了吗？我的理解是，VHDL创建了一个寄存器机器，而没有任意RAM的寄存器机器并不是图灵完整的。
这个准确吗？对于无法在寄存器机器中解决的问题，是否有一种标准的方法--使用VHDL之外的RAM，并通过VHDL进行管理？
浏览 0提问于2014-10-30得票数 6
2回答
我试图使用‘浮点和定点包’作为我的过滤器设计的一部分，在VHDL。我正在使用Altera作为开发环境。我从网站：下载了文件包，现在可以在上找到。
在其用户指南中提到了以下内容：
'fixed_float_types_c.vhdl', 'fixed_pkg_c.vhdl' and 'float_pkg_c.vhdl'
should be compiled into a library called "ieee_proposed".
但是，我不知道如何使用Altera工具将上述*.vhdl文件编译到库中。
任何提示都将不胜感激。
浏览 3提问于2013-10-25得票数 3
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我想学习用于noc仿真的VHDL (特别是noc路由器和缓冲区微体系结构)。我只知道VHDL是一种编程语言，但我不知道如何使用它，以及哪个模拟器使用VHDL。下面是我的问题: ubuntu适合安装VHDL吗？如果答案是肯定的，那么哪个模拟器对noc体系结构有好处呢？如何一步一步地在ubuntu上安装VHDL和模拟器？我可以从哪里下载免费版本的？
浏览 0提问于2015-09-28得票数 3
8回答
我是VHDL的新手，不知道如何调试VHDL代码。
有没有什么软件可以让我深入了解我的VHDL实体的内部信号随着时间的推移或类似的东西？
请帮帮忙。
浏览 0提问于2011-03-29得票数 6
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1回答
在一条线上添加多个条目
、、、、
我试图针对另一个文件对一个文件进行grep；但是，我在一行中遇到了多个条目的问题。
下面是我的设置的一个简化示例：
grep -of <(echo "VHDL\nC++\nHello") <(echo "C++ VHDL")
哪种输出
VHDL
当我试图让它输出时
C++
VHDL
谢谢。
编辑：--我使用的是BSD grep，而不是按需要工作的GNU grep。
浏览 2提问于2017-10-13得票数 2
8回答
如今，用VHDL或Verilog进行硬件设计更像是编程。然而，我看到大家对VHDL/Verilog编程的讨论并不是那么积极。
有没有用Verilog/VHDL/SystemVerilog或SystemC进行硬件设计的论坛？
浏览 1提问于2010-07-01得票数 26
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sudo apt-get install ghdl
似乎一切都安装正确，但没有VHDL2008库。如何添加这些内容？
/usr/bin/ghdl -i --std=08 --work=work /home/user/Projects/endian_swapper/tests/../hdl/endian_swapper.vhdl && \
/usr/bin/ghdl -m --std=08 --work=work endian_swapper_vhdl
/usr/bin/ghdl-gcc:warning: library ieee does not exists for
浏览 8提问于2020-04-14得票数 1
env：Ubuntu16.04 64位；
使用ffmpeg cmd：ffmpeg -vsync 0 -c:v h264_cuvid -i test.264 -f rawvideo test.yuv工作正常，生成的yuv文件是可以的。
但是当我用'h264_cuvid‘解码器解码这264个文件时，会发生一些问题，这是我的代码：
#include <stdio.h>
#define __STDC_CONSTANT_MACROS
#ifdef _WIN32
//Windows
extern "C"
{
#include "libavcodec/avco
浏览 25提问于2017-07-26得票数 0
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我正在使用Swift版本4(?)中的UIImageJPEGRepresentation(UIImage, 1.0)生成JPEG图像数据。
我使用第三方JPEG解码器，但它抛出一个错误，没有找到SOI (开始图像)标记。
如何使用Swift (最好是)或Objective中的SOI标记生成格式正确的JPEG？
这是一个已知的问题在标准Swift和我应该开始查看第三方JPEG编码器？
浏览 10提问于2020-07-31得票数 0
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我正在用累加器编码一个4位二进制加法器：
library ieee;
use ieee.std_logic_1164.all;
entity binadder is
port(n,clk,sh:in bit;
x,y:inout std_logic_vector(3 downto 0);
co:inout bit;
done:out bit);
end binadder;
architecture binadder of binadder is
signal state: integer range 0 to 3;
s
浏览 4提问于2009-12-01得票数 2
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1回答
我有一个FPGA项目与多个VHDL文件(所有编译没有错误)，写在格子的钻石软件。问题是当我去分配引脚时，我看到的只是一个VHDL文件的输入和输出。如果删除该文件，则会看到另一个文件，netlist分析器具有相同的行为。
是否可以在同一个项目中拥有多个VHDL文件，还是必须将所有内容都写入一个VHDL文件中？
浏览 2提问于2017-08-20得票数 2
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1回答
浏览器端代码
let data = new FormData();
data.append('file', file);
data.append('userId', userId);
axios.post(`${baseUrl}/uploadFile`, data, {headers: {'Content-Type':'multipart/form-data'}}).then((result) => console.log(result)).catch((err) => cb(err))
服务器端代码
app.us
浏览 0提问于2018-11-30得票数 0
4回答
测试VHDL代码逻辑的标准方法是用VHDL编写一个测试平台，并使用像ModelSim这样的模拟器；我已经做了很多次了。
我听说，工程师们现在使用Python来测试VHDL代码，而不是用VHDL编写测试平台。
问题：
这是怎么做的？
- Is this done by writing a test bench in Python and then compiling this Python file or linking into Modelsim?
- Is this done in Python using a module like myHDL and then linking
浏览 29提问于2016-03-02得票数 5
1回答
在麦克利希密码体制中，攻击者是否知道代码的选择？如果结构攻击成功，并且攻击者找到了代码的生成器矩阵，攻击者是如何解码加密消息的？
浏览 0提问于2020-07-17得票数 2
1回答
我想在android上用我自己的openmax组件实现OMX_UseEGLImage，但是如何获得与EGLImage指定的eglImage相关联的底层缓冲区呢？
客户端api将创建一个EGLImage，并调用OMX_UseEGLImage通知我的原生openmax组件使用eglimage：
eglImage = eglCreateImageKHR( m_egl_display，m_egl_context，EGL_GL_TEXTURE_2D_KHR，(EGLClientBuffer)(egl_缓冲器->织构_id)，&attrib)；
OMX_UseEGLImage(hCompon
浏览 11提问于2013-11-05得票数 1
2回答
如何禁用对文件中一段文本的解析？
、、、、
我的文件结构是：
`pragma TOKEN1_NAME TOKEN1_VALUE
`pragma TOKEN2_NAME TOKEN2_VALUE
`pragma TOKEN3_NAME TOKEN3_VALUE
`pragma TOKEN4_NAME TOKEN4_VALUE
VHDL_TEXT{
// A valid VHDL text goes here.
}
`pragma TOKEN2_NAME TOKEN2_VALUE
VHDL_TEXT{
// VHDL text
}
我需要将VHDL文本传递给输出文件。我可以通过在lex文件末尾设置一个默认规则来做到这一点：
Ru
浏览 3提问于2015-01-04得票数 0
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我的编译器给了我这些错误：
错误: COMP96_0305: SUBONE_MODULE_VHDL.vhd：(93，23)：找不到这些实际的函数"TO_INTEGER“。
错误: COMP96_0138: SUBONE_MODULE_VHDL.vhd：(93，23)：数组对象引用中的索引类型与其范围类型不兼容。**
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;
entity SUBONE_MODULE_VHDL is
port(
addr : in STD_LOGIC_VECT
浏览 6提问于2013-06-15得票数 0
我想为vhdl设计创建verilog测试平台，但是我的vhdl设计源代码包含了一些Vivado的混合语言边界不能接受的枚举类型。因此，我创建了一个VHDL包装器，将枚举类型转换为std_logic_vector类型，或者将std_logic_vector转换为enum类型。有一些优雅的方法可以将枚举类型转换为std_logic_vector 。但是如何在VHDL中将std_logic_vector转换为枚举类型呢？
浏览 0提问于2020-08-06得票数 0
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当我使用vim或neovim编辑vhdl文件时，“if- or -end if；”语句永远不会正确自动缩进。当我输入“if然后”并输入时，如下所示：
if xxx then
|
这很好。然后我不停地输入“end”和一个空格，看起来就像：
if xxx then
end |
在我通过输入“if；”来完成这个语句之后，它看起来如下所示：
if xxx then
end if;
那我怎么才能解决这个问题？
文件类型为/usr/share/vim/vim82/indent/vhdl.vim. vhdl ，vim版本为8.2，由vim加载的实现vhdl缩进的脚本为。
浏览 3提问于2021-12-02得票数 2
用于图腾的Firefox适用于DivX流视频，但GNOME MPlayer one不能工作，例如stagevu.com上的视频。这里有什么问题吗？
浏览 0提问于2011-01-07得票数 2
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3回答
使用VHDL，我想有一个寄存器，每个寄存器中存储16位。所以我发现VHDL有一个内置的数组，我想用它在iy中的每个元素中存储16位，所以我想知道VHDL是否将这个数组映射到实际的寄存器？
浏览 4提问于2010-03-11得票数 5
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1回答
我正试图围绕Xilinx xtclsh.exe开发一个基于Python的包装器。如果有效，我将添加对其他shell的支持，如PlanAhead或Vivado .
那么总体情况是什么呢？我有一个VHDL源文件列表，这构成了一个IP核。我想打开一个现有的ISE项目，搜索缺少的VHDL文件，并在必要时添加它们。因为IP核有重叠的文件依赖项，所以项目可能已经包含了一些文件，所以我只需要查找缺少的文件。
示例用户Python3.x和带有管道的subprocess。启动xtclsh.exe，并将命令逐行发送到shell。输出被监视以获得结果。为了简化示例，我将STDERR重定向到STDOUT。在命令流中插
浏览 4提问于2015-12-16得票数 6
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2回答
我正在对现有的linux c++项目做一些修改。
在/vobs/ua/HDL/VHDL/CmdUtil/src/help.c中，我对func的定义如下：
void func(){
...
}
在/vobs/ua/HDL/Interface/cli/src/cliSystem.C文件中，我编写了以下代码：
extern void func();
...
void func1(){
...
func();
...
}
在/vobs/ua/HDL/VHDL/DsnMgr/src/shell.c文件中，我写了以下内容：
extern void func();
...
void func2(
浏览 0提问于2017-04-21得票数 0
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我现在正在学习VHDL。
这也许是个愚蠢的问题，但这个过程有什么问题呢？
错误(10500)：VHDL语法错误在invent_a_chip.vhdl(132)附近的文本“‘；>预期"("，或一个标识符，或一元运算符”)
错误(10500)：VHDL语法错误在invent_a_chip.vhdl(134)附近的文本“‘；>期待"("，或一个标识符，或一元运算符)
signal count , count_nxt : unsigned(29 downto 0);
...
process(switch, count)
begin
浏览 0提问于2019-05-09得票数 0
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2回答
好的，这个问题更像是一个讨论。我有一个用VHDL实现pipelined MIPS处理器的项目。
我完全熟悉流水线的概念，但我从未用VHDL实现过它。有哪些好的资源可以学习在VHDL中实现pipelined processors。
我需要抢先一步？
浏览 1提问于2013-07-12得票数 2
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