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我正在用VHDL实现一个正交解码器，并提出了两种解决方案。
在方法1中，所有逻辑都放在对时钟和重置敏感的一个进程中。在Spartan-3A上，它使用四个切片、七个FF和四个输入LUTs。
浏览 7提问于2014-04-14得票数 4
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我还想了解AXI总线到wishbone总线包装器，以便在VHDL中实现它。我正在看一个寄存器在FPGA中的实现，然后给出相应的命令，从LINUX驱动LED在一个zedboard上。
浏览 9提问于2014-11-20得票数 0
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我正在做一些python练习，并编写了一个正方形码编/译码器。正如程序设计实践问题的第4步所描述的，消息的字符是从左到右写在正方形网格上，编码消息的每一行都是从上到下读取的。
浏览 0提问于2018-04-03得票数 2
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错误(10833)：SystemVerilog fp_sqrt.v(8)：与空表达式关联的参数“x”必须具有默认值
-- Float format:a
浏览 3提问于2020-04-18得票数 0
这是我写过的第二个VHDL代码，我不知道我还能做什么 entity maashro3o is A:
浏览 0提问于2019-03-09得票数 1
我最近开始自学VHDL。作为嵌入式系统程序员，语言本身及其构造并不是什么大问题。我的问题是如何将我的代码映射到硅上的直观知识的开发。这就是我想为我的VHDL创作开发的东西。我正在阅读示例程序(我发现这通常不是一个好主意，因为它只向您展示了什么是可以完成的，而不一定是应该做的)。start_delaycnt <= '0';我知道一系列elsifs并不十分理想，但正如我说的，我仍然在学习VHDL增编
浏览 3提问于2020-01-17得票数 0
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我试图将php代码转换为java代码，但是在sha1，我从php和java.For示例得到了不同的字符串，我为php编写了一个代码；$hassedPasswordInDB = 'e1NTSEF9ZWxtNWlJcjJOVkVaenphZjA5dnlnUWFYdVlHaEU3dzQ=';$sSecretSalt = substr($sPasswordHash,
浏览 1提问于2021-03-08得票数 2
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我正在尝试使用下面的VHDL代码片段读取一个英特尔.hex文件。我的合成器在代码中应该检查和丢弃行开头的“：”字符的部分有问题。综合工具给出了这个错误“调用过程没有主体”(行标记为注释)。
浏览 2提问于2014-07-29得票数 0
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end for; end for;我从Quartus那里得到一条错误消息
Error (10392): VHDL
浏览 1提问于2016-10-25得票数 1
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是否可以在VHDL-93中以某种方式做到这一点？(那2008年的VHDL呢？)(增编:我知道有一些类似的问题，但大多数问题并不涉及两个范围都来自泛型的情况，而是使用包中的类型定义解决的。
浏览 2提问于2015-02-12得票数 7
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在一个有自我检查测试平台的项目上工作，有一个我不明白的问题。LIBRARY ieee;use IEEE.NUMERIC_STD.ALL;
-- Generics passed inEND TestBenchAutomated;
ARCHI
浏览 4提问于2014-03-17得票数 0
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下面的代码是Memory CPU中的一个简单指令Mipsuse ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;
generic (delay :time :=10 ns); output: OUT STD_LOGIC_VECTOR( 31 downto 0)
浏览 3提问于2014-05-19得票数 1
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我正试图为FPGA编写一个verilog代码，它将从嵌入的“线外”引脚输出声音。我使用Quartus II和Altera DE1。它使用wolfson WM8731编解码器，手册在这里：我已经找到了很多关于如何使用GPIO引脚产生声音的例子，但是几乎没有任何关于WM8731的使用的例子。我非常感谢你能分享的任何指导和经验。
浏览 5提问于2015-05-29得票数 0
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比较两个SSL证书的最佳方法是什么？有没有权威的工具？我之所以要这么做，是因为我有两个证书，似乎拥有相同的属性，但其中一个有效，而另一个不起作用。我只想说清楚，我想比较一下属性，我知道签名不会匹配，因为它们是在不同的时间发出的。
浏览 0提问于2018-05-21得票数 6
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我正在使用Visual Studio2010，并且已经开始做一个好孩子，在我写代码的时候，通过XML注释来记录我所有的代码。我有一个文档齐全的项目，我甚至想出了如何让Visual Studio在构建时输出完整的XML文档。我的问题是，在web上格式化/显示这篇文档的最好方法是什么，这样它才能以一种友好且可用的格式显示出来，比如MSDN？有没有容易做到这一点的工具？
浏览 4提问于2011-03-05得票数 8
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在我的波形图中，我想知道为什么我的"rdy“值在400 to后不改变为1。为什么我的"d“值在前两个输出之后没有输出？我已经找了好几个小时的错误，但没有结果。请帮忙，谢谢。
这是我的主要代码。use IEEE.std_logic_1164.all;port(st , clk: in std_logic; --clk temporarily taken out
d1, d2 : in std_logic_ve
浏览 5提问于2014-09-27得票数 0
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新的Vhdl和我试图做一个6到64解码器。我有一个功能良好的3-8译码器，我需要使用它(确切地说是其中的9个)来制作6到64。
浏览 2提问于2014-11-17得票数 0
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我研究了IEEE如何定义它的库。当我打开时，我看到了一些被定义为常量的真值表。我不知道真值表是如何运作的。请解释如何使用真值表返回结果。这是我找到的“和”门：CONSTANT and_table : stdlogic_table := (--
浏览 1提问于2014-07-20得票数 3
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