_8, B_8;output Cout;generate我不太理解的一件事是，在实现和/或模拟视图中，它只在RCA的下拉树中显示一个fullAdder模块。它应该显示8吗？或者这不是这样的吗？
浏览 11提问于2016-09-11得票数 0
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有人能告诉我二进制乘法器背后的基本逻辑吗？我目前正在开发游戏“我的世界”中的4位乘法器，并有一个2位乘法器的设计，但找不到4位的乘法器，也想不出来。非常感谢！
浏览 2提问于2012-07-21得票数 0
此16位版本适用于加法，进位由低位的18位加法器生成，然后传递到下一个加法器以处理高位。
问题出在减法上。它不能工作，甚至在纸面上也不行。让我给你举个例子。现在，第二个加法器，是一个问题。它将做(1的恭维+ 1)，这将得到00000000 (带进位)。它应该是(11111111)，但是因为算法中的+1是一个通用的实现，所以它搞砸了最终的答案。对了，由于加法器0没有进位，加法器1不应该做+1。我如何能够在通用8位子/加
浏览 1提问于2014-09-23得票数 2
我正在尝试使用全加法器的波纹来创建N位加法器/减法器。输入为N位A，N位B，结果长度应为2N (它输出具有2条总线的ALU，每条总线的高和低各为N位，因此我正在尝试扩展带符号位)。减法进位的问题出现了。例如，当做3-2时(假设N=3是011-010，2的恭维是011+110)，我得到了进位1的001，问题是这个进位是垃圾，不能扩展，但在其他情况下它是必要的。例如，当尝试do (-3)+(-3) (101+101，同样是N=3)时，我得到010，进位为1。这一次进位</e
浏览 23提问于2019-03-28得票数 0
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我写了8位加法器的代码usign 4位进位超前加法器。我使用端口映射实例化了4位caryy look加法器。但我认为我对端口映射的看法是错误的。
浏览 1提问于2015-04-30得票数 0
我实现了一个(工作的)纹波进位加法器，使用生成来创建16个不同的full_adder实例( full_adder按预期工作)：generate for(i=0; i < 16; i = i + 1) full_adder adder ( .，以便保留一个加法器数组。--理想情况下，我希望用下面的assi
浏览 5提问于2021-12-03得票数 0
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我对VHDL编码非常陌生，我一直在尝试调试32位加法器/减法器的代码。N位加法器/减法器由多个1位加法器/减法器组成.我一直在测试它的6位输入使用模拟.波形总是不正确，我已经尝试了改变几乎所有的东西。也许，这是延迟和generate语句不正确循环的问题。(我刚刚开始学习如何用vhdl编写代码。)我的1位加法器/减法器use IEEE.STD_LOGIC_1164.ALL;
Port ( i
浏览 2提问于2016-02-19得票数 1
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我正在尝试通过使用for循环的波纹进位加法器来执行加法，并且我希望仅在时钟后沿执行该操作。为此，我使用了一个generate块并在generate块中使用For循环。代码如下：generate for(i=0;i<=31;i=i+1) begin : generate_block
浏览 4提问于2016-10-29得票数 0
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我想设计一个波纹进位加法器，它将增加n位A和B数。在添加之前，我希望检查任何输入是否为零。如果任何值为零，我希望返回另一个输入作为输出。input [n-1:0] B,output [n-1:0] R);
wire [n:0] carry;generatefor (i=0;i<n;i=i+1) begin:ripple_block
FA fa(.a(p[i]),.b(q[i]),.s(r1[i]),.cout(carry
浏览 3提问于2015-11-10得票数 0
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大规模VHDL模块化技术
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我正在考虑用VHDL实现一个16位的CPU。一个简单的CPU。ADD，MULS，NEG，BitShift，JUMP，相对跳转，BREQ，lines>，我不知道这些lines>可能都只处理16位操作数。使用一些状态寄存器，进位，零，负(除非我使用累加器)，
我知道如何设计逻辑门的所有部分，并计划从第一原则开始构建它们，所以对于我的算术逻辑单元，我需要‘构建’一个ADDer，可以证明是一个进位前视，群加法器，这个加法器本身是由几个部分组成的，而这些部分本身是由几个部分组成的。
浏览 0提问于2010-05-23得票数 1
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我刚刚完成了1位加法器的vhdl代码，但我在写4位加法器时遇到了麻烦。这就是我到目前为止所得到的，如果有人能给我指出正确的方向来查找什么，那就太棒了！
浏览 1提问于2013-09-14得票数 1
我确信，将4个uint16相加将花费与一个uint64相同的时间，因为ALU只使用一个uint64加法器就可以添加4个uint16加法器。(进位传播意味着对于单个64位加法器来说，这并不容易工作，但整数SIMD指令就是这样工作的。)(mean ± std. dev. of 7 runs, 100000 loops each)
13.9 µs ± 347 ns per loop(mean ± std. dev. of 7 runs, 100000
浏览 5提问于2021-11-27得票数 6
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我很容易理解这本书，但不是认为Verilog已经有了这个+、-、*甚至/来进行除法，为什么这么费劲地用卡诺和加法器波纹进位加法器等来实现它呢？
浏览 5提问于2016-01-15得票数 1
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用这个好吗？或者我应该对相关的向量做一个XOR，并检查产生的向量和零？如果我做了一个XOR并检查零，它不是增加了硬件所需的数量吗？我正在使用Vivado设计套房2015.3。
浏览 4提问于2016-01-20得票数 2
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我正在实现一个用Java代码抽象的8位加法器。该8位加法器由8全加法器电路构成.对于那些不知道全加器是什么的人来说，这是一个计算2位和的电路。我的意图是使用一个for循环来添加每个加法器2，8位输入的对应位，以便每次for循环迭代时计算8位结果的一个新位。结果: 0b0000101
结果: 0b00010101
和:分别为0、0、0
浏览 3提问于2014-12-16得票数 0
我试图用组合逻辑方法在verilog中创建一个乘法器模块，这样就不需要时钟了。我希望模块有一个通用定义，也就是说，我希望乘法器分别接收M位和N位的两个因子，并返回一个大小为M+N位的乘积。_______________output [N-1:0] S;wire [N:0] CC;
assign Cout
浏览 6提问于2013-12-12得票数 2
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我试图在Verilog中编写一个BCD加法器，使用两个带逻辑的完整加法器，以便在需要时转换为BCD。adder2C_out), .A(correction), .B(Z), .C_in(carryInAdder2));
由于某些原因，我一直得到以下输出：预期:a= 0000，B= 0010，进位= 0，和= 0010，执行=0
浏览 6提问于2021-08-12得票数 0
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CPU是如何做减法的？
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我有一些基本的怀疑，但每次我坐下来尝试面试问题时，这些问题和我的怀疑就会冒出来。我知道A的符号位(MSB)为0表示正值，B的符号位为1表示负整数。A = 5我想做A - B。计算机将获得B的2的补码，并将A+2的B的补码相加，然后返回这个(在丢弃左边的额外比特之后)？B = 5我知
浏览 7提问于2011-04-27得票数 7
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用python实现8位加法器
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我用python实现了一个8位加法器，如下所示： from gates import AND, OR, XOR return (s_out, int(carry_out)) 令我吃惊的是，“门”会延迟求值，所以除非我调用int()，否则它不会返回1/0，而且看起来在一个8位加法器中有大量的门我是在进位/值输出计算中的某个地方(或冗余)犯了一个错
浏览 55提问于2020-03-25得票数 2
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