无法在verilog中详细说明实例化的模块
在Verilog中，无法详细说明实例化的模块是指无法提供模块的具体实现细节，只能声明模块的接口和功能。这种情况通常发生在使用第三方IP核或者黑盒模块时，这些模块的内部实现是不可见的。
无法详细说明实例化的模块通常用于集成设计中，其中模块的功能已经在其他地方实现，并且只需要在设计中引用该模块的接口。这种情况下，设计人员只需要关注模块的接口定义和功能，而不需要了解模块的具体实现。
无法详细说明实例化的模块的优势在于简化了设计过程，提高了设计的灵活性和可重用性。通过使用现有的模块，设计人员可以快速构建复杂的系统，而无需从头开始设计每个模块。
无法详细说明实例化的模块的应用场景包括但不限于：
- 使用第三方IP核：在设计中使用第三方提供的IP核，如处理器核、存储控制器等。这些IP核通常以黑盒形式提供，只能通过接口进行实例化。
- 集成外部模块：将外部模块集成到设计中，如外部存储器、外部接口等。这些模块的具体实现可能是商业机密或者不可见的，只能通过接口进行实例化。
- 模块的功能已经在其他地方实现：当某个模块的功能已经在其他地方实现，并且只需要在设计中引用该模块的接口时，可以使用无法详细说明实例化的模块。
腾讯云相关产品中与无法详细说明实例化的模块相关的产品包括：
- 腾讯云FPGA加速实例：腾讯云提供了基于FPGA的加速实例，可以通过实例化FPGA来加速特定的计算任务。用户可以在FPGA中实例化自定义的模块，并通过接口与其他模块进行通信。
- 腾讯云容器服务：腾讯云容器服务提供了容器化的环境，可以将应用程序打包成容器，并在云上进行部署和管理。用户可以将无法详细说明实例化的模块打包成容器，并在容器中引用其接口。
以上是关于无法在Verilog中详细说明实例化的模块的概念、分类、优势、应用场景以及腾讯云相关产品的介绍。请注意，这仅仅是一个示例回答，实际情况可能因具体需求和环境而异。
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我是modelSim和verilog的初学者
modelsim不关心我的名字声明，Half_Adder模块的每个名称都编译成功
在下面的部分中，我有一个不正确的Half_ (因为我的模块名是Half_Adder)，但是modelsim编译它时没有错误
module Half_Adder(input a,b,output s,c );
xor (s,a,b);
and(c,a,b);
endmodule
module Full_Adder(input a,b,c,output sum,carry);
wire sum1,carry1,carry2;
Half_ m1(a,b,sum1,car
浏览 1提问于2019-04-04得票数 0
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模块的同名(如仲裁器、fifo等)非常常见。或者当使用开源项目时。
有什么方法可以使模块相对吗？
我可以在包中添加一个模块吗？
除了重命名和更改所有文件之外，还有更好的方法来处理这些问题吗？
编辑: Vivado.不支持库和配置
标有星号(*)的关键字由Verilog保留，Vivado合成不支持。
UG901 (v2020.1) 2020年6月24日：
浏览 0提问于2020-07-15得票数 0
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我正试着在verilog上用ise xilinx 14.7，webpack版本做一个计数器。
实际上，我从R. Haskell和D. Hanna的“使用digilent FPGA板进行数字设计”一书中抄袭了一个计数器，以便理解它并进行一些修改。
虽然语法都是好的，但当我试图合成顶层模块时，它显示了意外的标记和对我从其中一个模块调用的变量的非法重新声明，就像这张图所示。我是第一次接触verilog，如果你能告诉我我做错了什么，我将非常感谢。
浏览 0提问于2016-06-27得票数 0
我是新的verilog和我试图实现单一精度浮点加减法使用Verilog。我收到了一个我无法改正的错误。有人能帮帮我吗？
模addModule(R，Re，Rm，As，Ae，Am，Bs，Be，Bm)；
//Declarations of ports
Rs,Re,Rm;
As,Bs;
input [7:0] Ae,Be;
input [22:0] Am,Bm;
reg [7:0] Re;
reg [22:0] Rm;
reg Rs;
//wire declarations.
wire [23:-1] C;
assign C[-1] = 0;
wire [23:1] sum;
//v
浏览 6提问于2016-03-03得票数 0
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例如，我有下面这段代码。我们可以在可合成的verilog中的generate块中分配wire吗？我们可以在可合成的verilog中的generate块中使用assign语句吗？
genvar i;
generate
for (i = 0; i < W; i=i+1) begin:m
wire [2:0] L;
assign L[1:0] = { a[i], b[i] };
end
endgenerate
浏览 1提问于2014-01-13得票数 1
我看了关于Verilog的教程，作者使用了以下内容
module counter_tb;
reg clk, reset, enable;
wire [3:0] count;
counter U0 (
.clk (clk),
.reset (reset),
.enable (enable),
.count (count)
);
endmodule
U0是什么？他在前面的教程中并没有提到这个问题。
浏览 3提问于2014-05-03得票数 2
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3回答
门级Verilog文件的语法是否正确，其中子模块是在拥有的模块之后定义的，还是应该在之前定义？根据Verilog规则，这很重要吗？
致以敬意，
浏览 0提问于2014-05-03得票数 2
1回答
我遇到了一个奇怪的问题，我的实例化在这个verilog代码中不能工作。在altera的向导中创建了megafunction之后，我正在尝试使用.inst文件中给出的模板来实例化它。我有包含在项目中的megafunction的.v文件，并且已经为我的设计设置了数据in和outs到它们的适当变量。但是我不能得到这个错误之外的任何东西"Error (10170)：Verilog HDL syntax at functionalblock.v.v(183) near text "("；期望";"“
else if是Always块中包含的更大的if，else if
浏览 0提问于2014-03-12得票数 0
基本上，我有一个系统verilog设计，我需要集成在verilog的模拟框架中。因此，我需要创建一个包装器来与DUT接口，但我在尝试这样做时遇到了问题。
到DUT的接口具有接口块以及其他输入和输出。DUT的接口如下所示
interface ifc(input clk, input rst);
logic [`DATA_WIDTH-1:0] data;
logic valid;
modport in(
input data,
input valid
)
modport out(
浏览 0提问于2016-06-04得票数 1
有什么方法可以将模块名(子模块)的内容传递到模块中吗？verilog是否认为模块名是一个特殊的实体，不能是类型或字符串？
浏览 5提问于2016-05-21得票数 0
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1回答
我在用verilog实例化一个模块时遇到了一些麻烦。我正在使用Altera平台来开发和模拟verilog代码。
我遵循了这个例子(以及其他几个例子)：
我编写了一个模块(最大)，它在两个有符号输入之间找到最大值。
我正在开发的另一个模块是一个用于基因序列比对的收缩阵列。细节并不重要，但是当我试图实例化一个最大模块时，我会得到一个错误。
到目前为止，这是我的代码：
module maximum (a, b, out);
input signed [15:0] a;
input signed [15:0] b;
output reg signed [15:0] out;
always @* b
浏览 0提问于2015-01-26得票数 1
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我需要实例化一些模块，它们的需求在过程性block.But期间弹出，我不允许在过程性block.Where中实例化，否则我应该实例化这些模块，以便可以在过程性块中访问它们。
但是在检查语法时，它会给出一个错误，声明“data_cent不是一个任务”。我不能弄清楚这个问题。如果有人能帮上忙，我会很高兴。
浏览 0提问于2011-08-21得票数 0
我刚刚开始学习verilog模块的软件测试平台。我注意到，当测试平台调用模块时，它会将DUT放在模块名称和敏感度列表之间。这意味着什么，为什么它是必要的？
浏览 2提问于2011-03-09得票数 1
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我刚刚开始学习verilog，所以这可能是一个非常基本的问题，但我无法真正理解或找到用verilog表达我的意图的替代方案。
我将举一个较小的例子。我基本上是尝试将我的一个模块的输出连接到另一个模块的输入。请帮我处理一下49行，并给我一个替代方案。
25 module ands (
26 input1,
27 input2,
28 outputs
29 );
30 input [2:0] input1;
31 input input2;
32 output [2:0] outputs;
33
浏览 1提问于2013-11-25得票数 3
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2回答
在Verilog代码中，“.depth_log2(7)”和.i_wclk是什么意思？
asynch_fifo #(.depth_log2(7),
.data_width(22),
.rd_flop1_megedge(1'b1),
) USB2_ASYNCH_FIFO (
.i_wclk(i_usb2_sieclockin_ip),
);
我不明白.depth_log2和.rd_flop1_megedge是什么意思
浏览 6提问于2022-10-06得票数 0
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我在我的SoC项目中有一个IP，里面有很多sram宏。基于sram库，sram速度配置有一些额外的引脚。我需要把这些引脚连接到IP的顶端。在verilog中是否有一种可综合的方法来实现这一点，而不是修补IP RTL代码通过IP内部的每个层次结构连接引脚。
浏览 11提问于2022-09-14得票数 -1
什么等同于verilog中的泛型？例如
entity my_entity
generic(a : integer);
port(x : in std_logic; y out std_logic);
end entity my_entity;
泛型的等价物是什么？另外，if generate和for generate的等价物是什么？
浏览 12提问于2016-07-28得票数 5
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我在verilog中有一个模块temp1，如下所示-
module temp1;
---
---
---
endmodule
我想从其他模块temp2调用这个模块实例。但是，我想在时钟的积极边缘-
module temp2(clk);
input clk;
always @(posedge clk)
temp1 t1;
endmodule
这给了我语法错误。似乎我不应该从始终块中调用任何模块。我们真的不能从always块中创建模块的实例吗？如果是的话，我怎样才能以其他方式做到这一点，因为只有在时钟处于最前面时，我才不得不调用temp1？
浏览 4提问于2015-11-15得票数 0
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我试图在各种if else语句中实例化模块，但是如果括号中的第一个参数“.All不是常量”，则会得到错误，如果if和语句中的圆括号中的参数是输入线，那么我就不知道是什么错了。
我尝试将信号从一个矩阵传递到矩阵的每个位置的单个输入，但这也不起作用，我下面的一些代码错误如下:Synth8-35 'neuron_valid11‘不是一个常数
`include "include.v"
module FeedForward(
//Input
input wire[`dataWidth-1:0] sensor1,
input wi
浏览 6提问于2022-11-13得票数 0
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我有一个SystemC测试台(用于VHDL，但现在无关紧要)。我希望能够在SC_CTHREAD中使用特定的退出代码终止测试。我对SystemC非常陌生(我基本上是一个verilog/sv的人)。 我尝试简单地包含" exit (error_code)“，但是这会终止模拟，最终的退出代码来自sc_main的return语句。我猜这是有道理的，因为" exit“可能会使用该退出代码终止单独的线程，而不是sc_main线程。 在退出之前，我尝试过调用sc_stop，通常会得到一个关于调用纯虚方法的错误(我相信那是end_of_simulation，我没有defined....but
浏览 21提问于2019-04-23得票数 0
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Verilog中的for循环是并行执行的吗？我需要多次调用一个模块，但它们必须同时执行。我不是一个接一个地写出来，而是考虑使用for循环。它的工作原理是一样的吗？
浏览 1提问于2011-03-08得票数 4
3回答
我正在用Verilog编写一个使用参数的模块。稍后，我需要使用不同的参数在我的项目中实现几次，因此，我不想将几个模块作为输入传递，尽管它们是在编译中指定的。
我认为这可以在VHDL中完成，所以我想它也可以在Verilog中完成，尽管我什么都找不到。
浏览 2提问于2016-02-22得票数 0
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2回答
我试着充分理解Verilog抽象层次之间的区别，我了解每个层次的描述，但我仍然无法在剧本中理解它。
对于这种情况，我将粘贴一些Verilog代码以及我对它们的看法：
下面的代码是行为级别的。
总是@ (a或b或sel)开始y= 0；如果(sel == 0)开始y= a；结束其他开始y= b；结束结束
这(只是一个例子)在门级
模块测试( clk，就绪，下一步，Q)；输入clk，启用，下一步；输出Q；\**SEQGEN** reg_1 (.clear(1'b0)，.next_state( next )，.clocked_on(clk)，.Q(Q)，.synch_enable( e
浏览 4提问于2015-04-23得票数 11
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2回答
有没有一种方法可以根据参数值在Verilog中包含文件？下面包括这两个文件，因为参数直到编译时才计算，而预处理器宏在此之前计算。实现这一目标的最好方法是什么？
generate
if (PARAM_A == 1) begin
`include "file_a"
end else begin
`include "file_b"
end
endgenerate
浏览 0提问于2020-09-11得票数 0
我以chisel-template为例，尝试使用它的基础设施来运行BlackBox的基本示例，既包括Chisel虚拟部件，也包括取自和的Verilog模块。
我复制了现有的文件夹/文件结构，并进入这些文件，用TryBlackBox和tryblackbox替换了TryBlackBox和tryblackbox。我还添加了一行：import chisel3.util.HasBlackBoxResource。最后，我将TryBlackBox.v文件定位到src/main/resources/tryblackbox/路径中。
当我从test:runMain tryblackbox.TryBlackBox
浏览 0提问于2018-10-18得票数 2
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"main.v:38:错误:格式错误语句“。Adder模块中的调用。
我想在Verilog中实现ALU，但是我得到了这个错误。
即使是StackOverflow之前的问题也帮不了我。
module Adder(A, B, Cin, S, Cout);
input A, B, Cin;
output reg S, Cout;
always @(*)
begin
S = (A ^ B) ^ Cin;
Cout = (A & B) | (A & Cin) | (B & Cin);
end
endmodule
浏览 5提问于2022-03-27得票数 -1
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我是第一次接触verilog，我发现verilog的执行很棘手。在verilog程序中是如何执行的。假设我有两个模块和一个测试台-
module module1(clock,A,B,C);
input A,B,clock;
output C;
assign c=A+B;
endmodule
module module2(clock,A,B,C);
input A,B,clock;
output C;
assign C=A-B;
endmodule
module testbench;
reg A,B,clock;
wire
浏览 8提问于2015-11-15得票数 4
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1回答
我正在学习如何在Verilog中传递参数。到目前为止，我了解到该声明如下所示：
module funct #(parameter n = 32)
(input clk, input [n-1:0]in, input reset, input L,
input load, input shift, output reg[n-1:0] out);
我在该模块中实例化了另一个依赖于参数的模块，所以我也在那里定义了参数。
module funct2 #(parameter n = 32) (
input clk,
input [n-1:0] in,
input rst,
浏览 1提问于2020-09-28得票数 1
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1回答
在设计中我有以下的时钟门：
module my_clkgate(clko, clki, ena);
// Clock gating latch triggered on the rising clki edge
input clki;
input ena;
output clko;
parameter tdelay = 0;
reg enabled;
always @ (clki, ena) begin
if (!clki) begin
enabled = ena;
end
end
assign #(tdelay) clk
浏览 3提问于2017-01-23得票数 2
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我对Verilog完全陌生，所以请耐心听我说。
我想知道Verilog中是否有断言语句。在我的测试平台中，我希望能够断言模块的输出等于某些值。
例如,
mymodule m(in, out);
assert(out == 1'b1);
谷歌给了我一个，但它们要么太复杂，要么看起来不是我想要的。
浏览 0提问于2012-12-17得票数 14
1回答
我刚接触过verilog我有个问题。
我能否在全局范围内初始化参数并重新初始化它的模块作用域。
parameter GLOB_FOO = 5;
module mod2 (in1,clk,out1);
parameter GLOB_FOO = 7;
input in1,clk;
output out1;
assign out1 = in1;
endmodule
在这段代码中，我在全局范围和模块范围内初始化了参数GLOB_FOO twise。
我还查阅了“语文参考手册”。但没有找到答案，因为有很多细节。
这种参数重新初始化在verilog中有效吗？
浏览 1提问于2017-05-17得票数 1
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2回答
这是我第一次用verilog编程，我很难弄清楚我的代码到底出了什么问题。我需要在行为代码中设计一个简单的ALU。
到目前为止，我已经创建了一个减法器和加法模块。(我需要添加更多模块，但我希望在添加其他模块之前，让这些模块在ALU模块中工作)。
在同一个项目中，在单独的.v文件中有以下模块(非常肯定这是行为的？)：
module adder3bit( sum, co, a, b);
parameter n = 2;
output reg [n:0] sum;
output reg co;
input [n:0] a;
input [n:0] b;
always @(a, b)
{co, sum
浏览 3提问于2016-10-06得票数 0
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2回答
我正在编写Verilog代码，使用格子钻石进行合成。
我在文本文件中有二进制数据，我想将其用作代码的输入。
在仿真级，我们可以使用$readmemb函数来实现。这是如何在综合水平上完成的？
我想作为FPGA的输入来访问文本文件中的数据。
正如Martin先生所建议的(答案如下)，我编写了一个Verilog代码来读取文件中的数据。
Verilog代码如下：
module rom(clock,reset,o0);
input clock,reset;
output o0;
reg ROM [0:0];
reg o0;
initial
$readmemb("rom.txt
浏览 6提问于2013-02-07得票数 0
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我有一个系统-verilog项目的问题。我用Questasim模拟，但这更多的是一个与语言有关的问题，实际上我在两个多星期的学习中没有找到任何答案。
我收集了许多(~1000 s)几乎相同的模块，重复和相互连接。该模块使用ID进行参数化。在模块中，根据这个ID的值执行一些操作，并且一切看起来都像预期的那样工作。
这些模块不完全相同的原因是，取决于ID，模块交换之间的一些信号。我的意思是，在伪代码中，我希望有这样的东西：
module test #(
ID = 0
) (
...
if(ID == 0) input wire A
else if(ID ==
浏览 4提问于2022-05-25得票数 0
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我有一个模块：
module abc(
input in1,
input in2,
output in3
);
在另一个主模块中实例化此模块：
abc name_abc(in1, in2, out);
现在，in1是根据其他一些信号改变的。据我所知，实例化本来会创建一个逻辑块，现在我想使用已经创建的块，但是使用不同的输入或更新的输入。有办法在verilog里这样做吗？
我想做的是：
abc name_abc(in1_updated, in2, out);
浏览 2提问于2013-07-31得票数 2
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2回答
系统verilog中的顶层模块是否有接口端口？我试图定义一个层次化的接口，然后尝试将该接口用于顶层模块。
请检查下面的示例代码，如果遗漏了什么，请告诉我。
interface bank_inf (
inout logic [20:0] data_io,
inout logic qsb_io,
inout logic ctrl_io);
endinterface
interface channel_inf #(parameter numbanks = 7)
( bank_inf ba
浏览 9提问于2022-09-07得票数 0
源代码：
module SingleOneBit(N,T);
parameter integer w; //width or number of inputs N
input wire [w-1:0] N;
output wire T;
wire[w*(w-1):0] N1; //for anding all possible combinations of 2 bits
wire R; // for oring all tha ands. If R = 1 then N contians more than one bit with value 1
wire RS; //ors
浏览 6提问于2015-06-14得票数 1
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我正在尝试编写可重用的模块，但遇到了一个问题。代码如下：
35 always @(BTN) begin
36 case (BTN)
37 4'b0001:
38 begin
39 digit1 <= digit1 + 1;
40 sevensegcase digi1 ( // the module i'm trying to reuse
41 .SEG_SEL_IN(n2B0[1:0], // n2B0 is a defined constant
浏览 1提问于2015-08-05得票数 0
1回答
我是新来的。在我的预定义处理器设计中，控制模块被定义为：
module control(in,regdest,alusrc,memtoreg,regwrite,memread,memwrite,branch,funct,branch_cont0,branch_cont1,branch_cont2,aluop0,aluop1,aluop2);
但是在处理器模块的后面，它被初始化如下：
//Control unit
control cont(instruc[31:26],regdest,alusrc,memtoreg,regwrite,memread,memwrite,branch,
aluop
浏览 8提问于2022-05-29得票数 1
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4回答
我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE} state;
myState = READ;
//... 但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。 我做错了什么？如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
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我正在尝试使用generate块在Verilog中实例化一些模块，因为我将实例化数量可变的模块。
genvar i;
generate
for (i=1; i<=10; i=i+1) begin
status whatever_status (
.clk(clk),
.reset_n(reset_n),
.a(a[i]),
.b(b[i]),
.out(out[i])
);
end
endgenerate
a & b被声明为父模块的输入数组，out被声明为连接数组。
我在这里
浏览 0提问于2015-11-25得票数 10
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这是一个与Verilog相关的问题。我使用XILINX ISE作为开发环境。
我试图访问模拟中使用genvar自动生成的变量，但我收到以下错误：-> HDLCompiler:71
问题示例：
genvar i;
generate
for(i=0; i < N; i=i+1)
begin:Sys_Modules
TypeXModule #(.width(10)) xmod(.dataY(dataY)));
end
endgenerate
当我运行合成或模拟时，我可以看到创建了Sys_Modules0..N-1.xmod实例。
当我尝试向访问Sys_Modules数组
浏览 0提问于2011-09-08得票数 0
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一直致力于解决这个问题，但是简短的搜索没有产生任何结果，Verilog语法指南似乎没有提供任何有用的信息。我正在编译这两个Verilog文件，以及另一个仅由使用的预先创建的门( and、OR、NANDs、NORs和NOT)组成的文件。
// 2-to-4 Decoder implemented in structural verilog style.
module decoder_2_to_4 (B, A, G, Y0, Y1, Y2, Y3);
input B;
input A;
input G;
output Y0;
output Y1;
output Y2;
output Y3;
wir
浏览 2提问于2014-02-25得票数 0
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我想了解%m在Verilog中的$display系统任务中的用法。
这是书中给出的示例代码。如果有人用更多的例子来解释这一点会更好，因为书中似乎不清楚。
//the highest-level module called top. No argument is required. This
//is a useful feature)
$display("This string is displayed from %m level of hierarchy");
-- This string is displayed from top.p1 level of hierarchy
浏览 0提问于2019-01-11得票数 2
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我的有限状态机-摩尔(不重叠)序列检测器的verilog代码在编译后不会生成"vcdplus.vpd“波形文件。我正在用vcs编译verilog代码-调试-访问+all。之后，我运行一个./simv模拟报告。
对于以前的verilog代码，我能够看到一个"vcdplus.vpd“文件和我的其他文件。我有什么问题？我肯定这是在我的眼皮底下，但我花了太多的时间在这方面，并将感谢任何帮助或建议。我已经运行了两次干净的编译(删除了所有文件)，甚至创建了一个新目录。同样不想要的结果。我使用的是Mobaxterm，如果这有区别的话，而不是Xilinx/Vivado (不能在本课程中使用)。
浏览 7提问于2022-03-27得票数 -1
我对verilog中的Reg数据类型有很大的困惑。我知道当我们需要在这个变量中存储一个值时，我们使用reg变量。例如，假设我们有4x1 MUX，我看到一些代码将输入创建为
input a
input b
input c
input d
对于输出，则为
output reg z
所以我的问题是，为什么我们只对输出使用reg数据类型？为什么我们没有在输入变量中使用它？
我还可以使用速记符号来声明这些输入，如下所示
input a[4]
是这样的吗？
浏览 0提问于2020-05-01得票数 0
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