我正在尝试使用较旧版本的chisel构建代码。到目前为止，我已经能够提取源代码的旧版本(2.3)，并将其转换为一个快照文件，我将该文件放在源代码目录和.ivy/ .jar目录中，并编辑"build.sbt“文件以添加一行: libraryDependencies+= "edu.berkeley.cs
浏览 8提问于2016-07-20得票数 1
我一直使用windows上的sbt和一个自定义的build.sbt脚本，并在顶层文件中导入Chisel._，以便成功地从我的Chisel源生成Verilog。我正在尝试让IDE在Windows上工作，以加快Chisel的开发。我使用的是基于Eclipse的SCALA IDE
我</e
浏览 1提问于2017-07-04得票数 2
当声明一个新模块的io时，我得到了以下错误： [error] (run-main-e) chisel3.core.Binding$RebindingException: Attempted reassignmentsbt.TrapExit$App.run(TrapExit.scala:252)
[error] at java.lang.Thread.run(Thread.java:745) 其中在错误中引用的行(RayIntersect.LeafIntersect的第71行)如下： val io
浏览 63提问于2020-01-11得票数 3
回答已采纳
3回答
所以，我有一个关于Chisel代码转换的理论问题。我知道Chisel实际上是一组Scala定义，所以它被编译成Java字节码，然后在JVM中运行，就像变魔术一样，它输出了Verilog等价的描述，甚至是旧版本Chisel的C++描述。关键是我不知道这个“魔法”是如何工作的。我猜测从Chisel到Verilog/C++的
浏览 0提问于2017-06-14得票数 6
我使用Sysdig捕获一些事件，并有一个小凿子(LUA脚本)来捕获和格式化必要的事件。在on_init()上，我请求的字段如下：我的问题是，在请求字段之前，如何检查字段是否存在？我将使用一个仅在0.24.1上刚刚发布的新字段，但理想情况下，我希望我
浏览 2提问于2018-10-10得票数 0
回答已采纳
当使用sbt构建chisel时，当作为批处理运行时，我如何关闭进度条等，以便输出像大多数编译器一样干净？也就是说，我喜欢在makefile中使用sbt构建chisel，如下所示： setsid sbt \${NAME} --top-name ${NAME} --target-dir ${VLOG_DIR}'
但是，sbt/scala&
浏览 0提问于2020-02-15得票数 3
我对RISC-V、火箭芯片和Chisel都很陌生，并且一直在寻找教程和文档，以帮助我学习编写Chisel代码。它似乎被摊开了，新的点点滴滴慢慢地进来了。我会用我的清单来回答这个问题，你发现了什么？
浏览 10提问于2016-09-01得票数 2
回答已采纳
1回答
我得到了下面的io.out(i) := Cat(io.in1(0) ,io.in2)行的凿错误。什么意思？我该如何纠正这个问题呢？请帮帮忙。type mismatch;[error] required: T[error] found : chisel3.core.Vec[chisel</
浏览 1提问于2018-07-24得票数 0
回答已采纳
全
我是Chisel在中国的新用户，我发现Chisel正在使用sbt构建它的程序。但是，sbt在开始工作之前似乎需要下载很多东西。有没有人有什么办法来加速这个过程？谢谢。
浏览 1提问于2017-04-22得票数 0
所以，我有一个关于Chisel代码转换的理论问题。
我已经知道，Chisel代码被编译成Java，然后在JVM中运行，并发出等效的Verilog和C++源代码(针对较早版本的Chisel)。例如，在Chisel源代码中，我可以看到有一个Reg类，例如，它创建了寄存器的定义。然后，我可以在硬件设计中导入和
浏览 2提问于2017-08-07得票数 4
我试着编写浮点加法器；https://github.com/ElectronNest/FPU/blob/master/FloatAdd.scala，这只是一半。规范化是很大的代码部分，所以我想使用for-loop或一些等效的表示方法。有没有可能使用循环或者我们需要严格的编码？ Best，S.Takano
浏览 72提问于2019-01-19得票数 1
当我试图使用Chisel构建一个FSM时，正如Chisel教程所说，我使用了Enum()。然而，我遇到了这样的错误。我的代码：然而，当我执行sbt运行时，它打印出
[error] /Users/xxx.scala:28:3: object java.lang.Enum is not
浏览 7提问于2018-10-21得票数 2
当我试图构建一个Chisel模块时，我得到了一个构建错误，如下所示class TOPTest(c: TOP) extends PeekPokeTester(c) {
我在
浏览 6提问于2021-02-01得票数 2
1回答
我想使用中描述的函数从文件中加载一个内存。但是这是一个实验性的特性，并使用import命令：给出一个构建错误：
[error] /Vamps/src/main/scala/vamps/mivamps.scala:5:21: object experimental is not a member of pac
浏览 1提问于2018-12-07得票数 1
回答已采纳
1回答
火箭回购中有一个文件rocc.scala，它描述了rocc接口，我想构建它的verilog代码并查看代码。我的问题是，我不知道如何将其他包导入到我的项目中，比如“uncore”。现在，为了构建一个新项目，我只使用位于chisel教程/problems文件夹中的build.sbt和chisel-dependent.sbt
浏览 3提问于2015-05-20得票数 0
回答已采纳
我试着把一个状态机分成几个特征，所以每个州一个特征。每个状态都有一个子状态机，因此划分会使代码对我来说更具可读性。 实际上，我在第一个when语句中失败了。我的实际测试代码如下所示： class A extends Module with B{ new Bundle{ substate &
浏览 18提问于2021-01-11得票数 3
回答已采纳
从现有的Chisel代码生成Verilog代码的最简单方法是什么？例如，来自独立scala文件 (AND.scala)，如下所示。import Chisel._
val io = IO(new Bundle { valb = Bool(INPUT)
val out = Bool(
浏览 9提问于2017-01-23得票数 5
回答已采纳
我正在尝试使用chisel3在火箭芯片源代码中使用BlackBox。之前，我尝试过使用chisel3模板，当我将资源放入src/main/resources/alu/custom_ALU.v (setResource("/alu/custom_ALU.v"))中时，它工作得很好但是，当我在火箭芯片存储库中尝试</
浏览 17提问于2018-01-31得票数 1
回答已采纳
我最近开始用Chisel编程，我需要在我的项目中使用dsptools。然而，我有问题，甚至有一个非常简单的案例工作。例如，下面的代码：import chisel3.experimental._
importemitVerilog(new Radix2Butterfly(
浏览 13提问于2022-07-08得票数 1
回答已采纳
我用凿子设计了一个寄存器的网格数组，比如32x32字节的D触发器，试图用凿子实现这样的并行硬件拱。firrtl文件就像100 k行，看起来像一个netlist。那么，从firrtl到verilog的翻译所花费的时间就像很多小时。在这段时间内，处理只安排在一个CPU上。你能告诉我如何使它在CPU上并行运行吗？MyNodeOfReg(8)))我做了一个这样的运行
浏览 1提问于2017-06-30得票数 2
回答已采纳
扫码
添加站长 进交流群
领取专属 10元无门槛券
手把手带您无忧上云
相关资讯
热门标签
云服务器
ICP备案
腾讯会议
云直播
对象存储活动推荐
腾讯云开发者
