如何使用随机函数生成verilog测试向量，但只有50%bit切换Ex: Address7:0值从0到255 -->要生成的地址类似于01010101,000011,11110000,10101010
浏览 8提问于2020-10-24得票数 0
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均匀分布的随机实数
、、、
在verilog中分布均匀的0,1范围内是否有生成随机实数的函数？我尝试了$random%2，但它只生成整数值{-1，0-1}。在VHDL中有一个函数uniform()，verilog中有类似的函数吗？
浏览 0提问于2018-07-01得票数 0
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最近，我不得不使用Verilog-A来生成一组随机数(sigmaX，sigmaY，sigmaZ)。统计上，每一个都有mean=0和std=1，还有sigmaX^2+sigmaY^2+sigmaZ^2=1，用Verilog-A编写test_solver.va文件中的代码，实现在每个时间步设置这样的随机数20.0n 1E-10 uic.end
然而，我注意到如果我在HSPICE中连续运行，它总是生
浏览 7提问于2021-09-28得票数 0
在VIM中，%是一个非常好的节省时间的命令。我在verilog工作，它没有太多的括号。所以我想知道在verilog中是否有任何机制可以有效地使用%。例如：
同样，module对endmodule，begin对end。当我们研究大型verilog模块和函数时，这种特性可能会非常有用。
浏览 0提问于2012-07-10得票数 4
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第1部分第2部分
如果我是对的，为什么Verilog编译器不能以这样的方式编写，使模块得到函数的处理？我的意思是，为什么编译器不能允许程序员在n块内实例化一
浏览 1提问于2017-12-23得票数 5
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如何判断$cast的调用是函数调用还是任务调用。每一个呼叫会有什么不同？我理解的一件事是，通过函数调用，我将能够使用assert()。但除此之外，如果调用是$cast函数还是$cast任务，还能告诉我们什么呢？无论是哪种情况，我们都会做类似于$cast(pkt，pkt1)的事情；function int $cast( singular dest_var, singularsource_exp );
以及$cast
浏览 4提问于2017-08-11得票数 2
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我尝试在生成的Verilog中保留信号的Val名称。Val是从凿矢量(Vec)中动态选择的元素。下面是我的测试用例代码： val myVec = Reg(Vec(10,UInt(32.W)))
val selected = myVec(io.sel).suggestedName("selected") 我可以在生成的verilog中看到从myVec中获取所选元素的多路复用器。然而，它有一个随机的</e
浏览 10提问于2020-10-01得票数 1
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我有这个功能 let format = new OlFormatGeoJSON({ }) });
}
我将一个带功能的geojson传递给这个函数。我多次调用这个函数。我想为每个特征随机生成颜色。
浏览 0提问于2018-03-18得票数 0
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我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
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VHDL和Verilog具有相同的用途，但大多数工程师都喜欢这两种语言之一。我想知道谁喜欢哪种语言。
关于Verilog和VHDL之间的分离，有许多神话和共同的智慧。(ASIC / FPGA、欧洲/美国、商业/国防等)如果你四处打听，人们会一遍又一遍地告诉你同样的事情，但我想知道这些神话是否基于现实。所以我的问题是:有谁能提供定量数据的来源来说明谁使用VHDL，谁使用Verilog？再说一次，我在寻找数字
浏览 11提问于2011-02-11得票数 13
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我发现lisp代码可以对齐verilog代码，并且运行得很好，但是我无法获得注释来对齐我的生命。我开始认为在align模式下它被禁用了。'verilog-mode-hook 'verilog-extras-hook t)
(setq-default indent-tabs-mode nil)这里是奇怪的部分，我可以添加一个调用'align-regexp‘的函数来实现这个功能(见下
浏览 0提问于2014-04-30得票数 2
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我为一些用系统Verilog编写的硬件开发了一个用C++编写的高级模拟器。
将系统Verilog编译成C/C++可调用的<
浏览 12提问于2011-05-11得票数 3
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我使用的是Alteras FPGA IDE的网络(即免费)版本。根据文档，它至少托管了一些Altera的大功能。对早些时候一个技术论坛询问的回复表明它确实是这样的。
我试过使用它们，但没有成功。当我使用Altera Megafunction指南“创建”一个实例时，所有出来的都是类似于COM对象的“纯虚函数”的东西。函数原型/数据结构。我似乎无法实例化一个有效的函数
浏览 3提问于2016-03-22得票数 0
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我正在构建一个需要通过web浏览器打开或关闭电源的应用程序。我有一个切换按钮工作，但在“关闭”，我想要一些验证。切换按钮是通过checkbox方法创建的。
浏览 12提问于2019-03-20得票数 1
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在数字电路仿真验证中，时间是一个非常重要的参数。Verilog可以利用$time函数获得仿真时间。我想知道凿子是否有同样的功能。
浏览 3提问于2021-05-23得票数 0
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我想在FPGA板(带旋风3的)上产生102 50时钟，硬件上的原始时钟是50 the，所以我除以490196得到102 50时钟，但当我将占空比设置为50%时，时钟速度要快两倍。end if; clk_102Hz <= '1' when (div_490196_counter < 245098) else '0';reg[18:0] div_490196_count
浏览 6提问于2021-12-09得票数 -1
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我对SystemVerilog中的竞态条件有疑问，尤其是在UVM中。在标准情况下，我们拥有的是多个驱动程序，它们在时钟的前面驱动我们的dut，在记分板中生成一些函数调用。这些调用是同步的，并且它们检查/修改黄金参考模型中的一些共享变量是现实的。如果使用非阻塞赋值来完成这些操作，将不会有任何问题，但对于阻塞赋值，可能会出现竞争条件。解决此问题的最佳方法是什么？提前感谢function void wr
浏览 4提问于2014-11-15得票数 4
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请有人告诉我，为什么我们需要DPI-C函数导入来执行UVM特定的功能，如uvm_hdl_force或uvm_hdl_deposit，即使存在强制和存储系统verilog构造？C函数在这方面有什么额外的灵活性？
提前感谢
浏览 6提问于2019-09-21得票数 2
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我想我对多数派的功能还不太了解.我只是不知道从何说起这个。我不是Verilog的专家它被定义为x，y，z的函数，所以我认为这个函数是三个二进制输入位的函数。除此之外，我迷失了方向。
浏览 4提问于2016-10-14得票数 0
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