将二维数组的一行作为输入传递给verilog中的模块。
在云计算领域中，将二维数组的一行作为输入传递给Verilog中的模块，可以通过以下步骤实现：
- 首先，了解Verilog是一种硬件描述语言，用于设计和模拟数字电路。它通常用于设计和开发集成电路（IC）和系统级芯片（SoC）。
- 在Verilog中，可以使用多维数组来表示和处理数据。对于二维数组，可以通过指定行和列的索引来访问特定的元素。
- 要将二维数组的一行作为输入传递给Verilog中的模块，可以使用模块的输入端口来接收该行数据。在Verilog中，可以使用reg类型的变量来表示输入端口。
- 在Verilog模块中，定义一个输入端口，其大小与二维数组的行大小相匹配。例如，如果二维数组有3行，则输入端口可以定义为reg [2:0] input_row。
- 在模块内部，可以使用input_row变量来访问输入的二维数组的一行数据。例如，要访问第二行数据，可以使用input_row[1]。
- 在Verilog模块中，可以根据需要对输入的二维数组的一行数据进行处理和操作。例如，可以对该行数据进行逻辑运算、算术运算或其他操作。
- 对于云计算领域的应用场景，Verilog通常用于硬件加速和高性能计算。它可以与云计算平台集成，以实现在云环境中进行高性能计算和硬件加速的需求。
- 腾讯云提供了一系列与云计算相关的产品和服务，包括云服务器、云数据库、云存储等。这些产品可以与Verilog结合使用，以满足不同应用场景的需求。
总结：在云计算领域中，将二维数组的一行作为输入传递给Verilog中的模块，可以通过定义输入端口并使用相应的变量来实现。Verilog通常用于硬件加速和高性能计算，可以与腾讯云的产品和服务结合使用，以满足不同应用场景的需求。
参考链接：
- Verilog教程：https://zhuanlan.zhihu.com/p/150647803
- 腾讯云产品介绍：https://cloud.tencent.com/product
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由于Verilog不允许将数组作为输入传递给模块，所以我们如何将Verilog中的任何数组扁平化。假设我有一个数组：
parameter [31:0] A [0:31];
wire [31:0] B
我想把它传递到任何模块中，比如：
module1 M1 (.input(A), .output (B));
我怎样才能做到这一点？
浏览 2提问于2015-02-20得票数 1
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1回答
我想知道是否有任何方法可以将二维数组中的单行作为输入传递到Verilog中的模块。
假设我的数组定义如下：
reg[15:0] arr[0:9][0:63];
...
...
mod1 m(..., arr[5], ....);
mod1的定义为：
module mod1 (..., input[15:0] arr[0:63],...);
...
...
endmodule
我使用icarus verilog作为我的编译器。当我使用-g2012标志进行编译时，它抛出以下错误：
assert: elaborate.cc:1456: failed assertion rva
浏览 73提问于2020-06-01得票数 0
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我想定义一些浮点类型的输入和输出端口，所以我选择了real数据类型，但是根据我的搜索，我们不能将实数值作为输入端口传递，并且可用的转换是不可综合的。
input real [0:10] delta;
parameter ndelta= 100;
input real [0:10] ly;
input real [0:10] nly;
output real [0:20] w[0:20];
output real [0:20] oldw[0:20];
*所有实值在C代码中都是原始的“浮点型”值。
此外，我决定在ISE中使用CoreGenerator中的浮点IP，但它只对两个32位矢量进行运算，
浏览 1提问于2013-07-31得票数 2
我做了一个简单的缓存与verilog代码在ISE工具，并使用了一个二维阵列的寄存器作为我的缓存，模拟测试它在Modelsim做得很好，没有语法错误和期望的输出信号，但在莱昂纳多工具，当我告诉莱昂纳多读取它在库ams600nm它返回语法错误接近第一行，我访问了我的二维阵列(缓存)，你知道吗？
代码：
module Cache(clk , wr
,din,adr,dout
);
input clk;
input wr;
input [3:0] din;
input [3:0] adr;
output [3:0] dout;
output hit;
reg [8:0] cache [3:0];
浏览 4提问于2021-06-22得票数 1
我正在处理文件，查找类似以下内容之一的文本：
module mymodule (
module mymodule(
module mymodule
(可能在同一条线上，也可能不在同一条线上。还有其他的变化，但让我们假设它是上面所示的三个变体之一。
我将文件放入$verilog_model并执行拆分
$barename = 'mymodule';
my $verilog_model = do { local $/; <VIF> };
close VIF;
($head, $body) = split /module\s+$barename[\0
浏览 3提问于2016-10-19得票数 0
我刚接触Verilog编程，正在尝试设计一个16x16的寄存器文件。
到目前为止，我已经设计了一个16位寄存器，它由16个带使能的D触发器组成。我现在正在尝试设计寄存器堆主体，它将由16个16位寄存器组成。输入为d15:0、e15:0、时钟和复位。输出将是q15:0。如何在Verilog中指定此输出？
浏览 2提问于2017-12-14得票数 0
2回答
以下是一些在Verilog中定义二维线阵的简单代码。
module test(a, b, c);
input [63:0] a;
input [63:0] b;
output [63:0] c [63:0];
endmodule
当我编译代码时，我会得到这个错误。
Illegal reference to net array "c".
浏览 5提问于2016-03-21得票数 2
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我正在尝试使用generate块在Verilog中实例化一些模块，因为我将实例化数量可变的模块。
genvar i;
generate
for (i=1; i<=10; i=i+1) begin
status whatever_status (
.clk(clk),
.reset_n(reset_n),
.a(a[i]),
.b(b[i]),
.out(out[i])
);
end
endgenerate
a & b被声明为父模块的输入数组，out被声明为连接数组。
我在这里
浏览 0提问于2015-11-25得票数 10
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我在谷歌应用程序脚本中有一些代码。我已经创建了一个连接到电子表格的web应用程序。在html中，我有一个按钮
<input id="save" type="button" value="Save" class="btn btn-primary btn-lg" onclick="updateButton(data);"
用户可以单击的。当他们点击它时，它会打开updateButton函数。data是早先在js代码中定义的二维数组，我知道它可以由元素调用，并且具有object类型。然而，当我试图在更新按钮中使用它
浏览 0提问于2018-11-09得票数 0
我想在angular模块中声明一个常量，该常量可用于已注入其中的模块。是否存在某种继承，使得依赖项可以从依赖于它们的模块传递和自由使用变量/常量？
因此，如果我有
angular.module(project_module);
module.constant("cats", "hans");
angular.module(project_module, ['dependencyA', function(dependencyA) {})]);
我希望常量“猫”可以在dependencyA中使用。我怎么才能传进去呢？
浏览 4提问于2015-04-14得票数 0
我正在写在4x4矩阵中插入值的verilog代码，我需要收集16个输入，每个输入都在4x4矩阵中。我该怎么做呢？
<code>A0</code>
浏览 51提问于2020-11-19得票数 0
我目前正在寻找一种在Yosys中执行iverilog in的方法，更准确地说是在write_verilog步骤中。
我需要将将由write_verilog生成的文件提供给iverilog (原因是，我需要维护变量源信息，这些信息保存在yosys属性中)。
然而，execute()函数只有在函数结束时才会写入文件。
如果我使用通过write_verilog生成的文件调用iverlog testbench.v design.v，我会得到一个错误，告诉我它缺少模块。
是否有可能执行依赖于execute()运行后生成的文件的命令，同时仍然在verilog后端？
浏览 5提问于2020-12-12得票数 0
我有一个模块：
module abc(
input in1,
input in2,
output in3
);
在另一个主模块中实例化此模块：
abc name_abc(in1, in2, out);
现在，in1是根据其他一些信号改变的。据我所知，实例化本来会创建一个逻辑块，现在我想使用已经创建的块，但是使用不同的输入或更新的输入。有办法在verilog里这样做吗？
我想做的是：
abc name_abc(in1_updated, in2, out);
浏览 2提问于2013-07-31得票数 2
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我试图将一个二维数组传递给一个JavaScript函数，但是我只得到了二维数组的第一个元素。下面是我代码的摘录：
header = [['Objective','summary'],['Status','txtHealth']];
...
function setTableHeader(data){
console.log(data);
var table = document.getElementById('tblData').tHead.insertRow(0);
for (va
浏览 0提问于2013-09-23得票数 1
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我在Verilog中有以下模块，用于在线路上施加延迟：
module DelayModule (input_signal, delayed_signal);
output delayed_signal;
input input_signal;
wire [16:1] dummy_wire;
wire [16:1] other = {dummy_wire[15:1],input_signal};
assign delayed_signal = dummy_wire[16];
BUFX12 BUF [16:1] (.A(other),.Y(d
浏览 0提问于2019-05-20得票数 0
2回答
我有一个二维数组：
var list = [
['zone_1', 'zone_2'],
['zone_3']
]
我想将子数组中的所有元素合并到一个数组中：
var list = [
'zone_1',
'zone_2',
'zone_3'
]
我怎样才能在node.js中做到这一点？不使用循环或映射就可以做到这一点吗？
浏览 3提问于2018-04-18得票数 2
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我正在FPGA上实现一个产品代码。产品代码基本上是一个矩阵，其中行和列是来自BCH代码基的代码字(BCH(1023,993,3))。我在Verilog已经有了一个BCH解码器。我希望有一个1023×1023矩阵作为我的产品代码解码器的输入，然后调用该模块来解码产品代码矩阵的行和列。解码过程在更高级别上的工作方式是，如果一个码字中有3个以上的错误，则BCH解码器模块修复这些错误并移动到下一行/列。
我的问题如下: 1)是否可以将输入端口作为一个矩阵? 2)如果我需要流水线解码过程，是否需要实例化BCH解码器1023次，还是有更好的方法? 3)如果无法将输入端口作为矩阵，是否需要将所有1023行作
浏览 0提问于2018-02-19得票数 0
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2回答
从指针转换为不同大小的整数c
、、、、
我在将一个二维数组的值赋给一个整数时遇到了问题，它给了我一个警告：“从指针到不同大小的整数的转换”。有没有办法将2d数组的值赋给int，如下所示：
int main (){
int test[10][10] = {{1}};
int integer = (int) test[0];
return 0;
}
浏览 2提问于2017-09-03得票数 0
我正在做一个项目，通过使用perl脚本语言来简化verilog编程。现在，我想要编写一个脚本来扫描顶级verilog文件，然后生成模块的层次结构列表，这表明我需要从verilog文件中提取模块实例化语句，问题是：
如何编写正则表达式来匹配verilog文件中的模块实例化，因为我们需要知道顶级模块文件的子模块名称。
浏览 1提问于2012-01-30得票数 2
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2回答
将二维数组传递给函数
、、、
有没有一种方法可以将一个二维数组传递给一个函数，该函数的大小由如下所示的输入定义：
scanf("%d",&n);
matrix[n][n];
我不想为函数的第二个参数使用定义。
浏览 2提问于2014-01-09得票数 0
3回答
我正在用Verilog编写一个使用参数的模块。稍后，我需要使用不同的参数在我的项目中实现几次，因此，我不想将几个模块作为输入传递，尽管它们是在编译中指定的。
我认为这可以在VHDL中完成，所以我想它也可以在Verilog中完成，尽管我什么都找不到。
浏览 2提问于2016-02-22得票数 0
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1回答
我对Verilog，ISE，FPGAs很陌生。我试图在FPGA中实现一个简单的设计，但是整个设计都被优化了。它基本上是一个具有任意值的二维数组。以下是代码：
module top(
output reg out
);
integer i;
integer j;
reg [5:0] array [0:99][0:31];
initial begin
for(i=0;i<100;i=i+1) begin
for(j=0;j<32;j=j+1) begin
array[i][j] = j;
浏览 5提问于2015-05-04得票数 0
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如何在Verilog中声明和使用一维和二维字节数组？
例如：如何做像这样的事情
byte a_2D[3][3];
byte a_1D[3];
// using 1D
for (int i=0; i< 3; i++)
{
a_1D[i] = (byte)i;
}
// using 2D
for (int i=0; i< 3; i++)
{
for (int j=0; j< 3; j++)
{
a_2D[i][j] = (byte)i*j;
}
}
浏览 6提问于2010-06-10得票数 37
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2回答
我可以使用c中的sizeof运算符进行一些计算，以获得函数内部的行数吗?该函数只接收一个二维数组作为参数，而没有任何关于这个传递的数组中的行或列计数的信息？
void main(void){
int A[5][6];
int columnsC = sizeof(A[0]) / sizeof(int);
int rowsC = ( sizeof(A)/sizeof(int) ) / columnsC;
printf("rows: %d\ncolumns: %d\n", rowsC, columnsC);
getch();
}
前面的代码对
浏览 0提问于2012-12-17得票数 1
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2回答
当检测到不应该发生的预条件时，我有一个模块具有断言。当我给模块无效的输入时，我如何编写基于这个断言失败的测试？
在过去，我用Verilog PLI做过这样的事情。我正在学习SystemVerilog，我更愿意使用一些Verilog或SV构造，如果可能的话，避免运行单独的程序。
浏览 7提问于2013-08-20得票数 1
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我在做什么
我开始玩，用verilog编写简单的算术逻辑单元。使用测试下的verilog为ISim创建输入和输出信号，我验证了代码的工作方式与我想要的一样。
我想从verilog源文件中生成原理图文件。
在“工具”菜单下，有一个示意图查看器。
但我不知道为什么：
它只列出了第一个源文件以及如何在项目中保存生成的文件
问题：
如何从Xilinx中的verilog源文件生成原理图文件？
浏览 0提问于2011-04-20得票数 9
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我的工作是一个1023*1023矩阵在verilog。我试图做以下工作: 1)每次选择一行，做一些修改，将输出写回相应的行。例如，我首先选择row0，对其进行更改并将输出写回row0。我对所有1023行都这样做。2)然后，我一次选一列，做一些修改，然后把数据写回去。
我可以创建一个二维数组，比如reg 1022:0 my_array1022:0。现在，访问行很容易。我可以编写my_array来访问第一行，等等。但是如何访问这些列呢？
浏览 4提问于2019-03-21得票数 2
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我需要创建一个程序，需要输入每3只猴子一周中每天吃的食物数量。输入需要存储在一个二维数组中。此外，任何循环都必须包含在辅助函数中，而不是main()中。每当我试图将二维数组传递给一个函数时，我就会得到两个主要错误。
1) 31:69:错误：‘char[]’的初始值设定项太多
2) 39:35:错误:数组下标的‘floatint’类型无效
谁能告诉我我哪里做错了？我认为我错误地初始化了字符串数组，然后错误地将其作为参数传递，但我似乎找不到正确的方法。
#include <iostream> // input/output declarations
#include <i
浏览 1提问于2013-12-02得票数 1
使用react，在函数组件返回的JSX代码中，我可以拥有：
MyComponent.jsx
<MySubComponent props1={{a: 0, b:1}}/>
OR
<MySubComponent props2={["toto", "tata"]}/>
其中，我的子组件是通过回忆录导出的：
MySubComponent.jsx
export default React.memo(MySubComponent)
但是，这会破坏回忆化，因为格式为{.}或{.}的道具每次都会实例化一个新的对象/数组(值相同，但内存地址不同)，因此道具
浏览 2提问于2021-11-30得票数 1
1回答
我目前正在python中实现集群算法。由于最终产品将使用数千个数组元素，我正在尝试将循环最小化，并在一开始尽可能地优化它。
我使用的cdist创建了一个二维数组的距离，从选定的数目随机簇。因此，3个集群将产生一个距离数组，例如对于x点：
distances = array([[5.5,2.5,7.3],
[1.0,4.6,2.2],
[6.0,2.8,7.1],
[5.3,4.6,1.5],
...........]])
如果每一列都
浏览 3提问于2015-02-04得票数 1
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1回答
我想在Verilog中分配一个二维实数组。 下面类似C的approach不起作用。 `timescale 1ns/10ps
module twodim ();
real xy[0:2][0:1] = {{1, 1}, {2, 4}, {3, 9}};
initial begin
int n = 1;
$display ("x[n] = %f y[n] = %f", xy[n][0], xy[n][1]);
#1 $finish;
end
endmodule 正确的方法是什么？
浏览 50提问于2021-09-12得票数 0
1回答
所以我想在C++中创建一个二维数组，并输入输入。 int** arr = new int*[arrrows]; 我已经写了一个函数，允许我输入到一个一维数组中。 void fillintarray(int* arr, int arrsize)
{
for(int i = 0; i < arrrows; i++)
{
std::cin >> arr[i];
}
} 现在，我尝试创建一个函数，使用1D函数将输入输入到2D数组中 void fill2dintarray(int** arr, int arrrows, int arrcols)
浏览 30提问于2019-05-04得票数 0
3回答
我已经写了一个一维数组作为输入的函数。在main()部分，我需要传递一个二维数组的行作为该函数的输入。我不知道这是否可能以及如何实现(这在Matlab语言中是可能的，但在C++中，我不知道)。所以，如果有人能告诉我的话我会很感激。
浏览 1提问于2013-03-16得票数 1
我有一个系统verilog文件，如下所述
module bist_wrapper
(
input wire clk_mbist;
output wire BIST_GO_ts3,
output mbist_hsm_p::mbist_in_hsm_sysram_t mbist_in,
input mbist_hsm_p::mbist_out_hsm_sysram_t mbist_out
);
assign mbist_in.clk_mbist = clk_mbist;
assign BIST_GO_ts3 = mbist_out.BIST_GO_ts3;
endmodu
浏览 0提问于2019-11-24得票数 0
1回答
我有一个二维数组的数组。我希望将一个变量赋给其中一个二维数组： https://i.stack.imgur.com/SA3Lf.png a = arry(0)(0)给出“下标超出范围”的错误。有没有办法访问这个数组？我希望复制它，而不必遍历元素并重写到另一个数组。
浏览 43提问于2021-08-27得票数 1
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我有个关于使用二维数组的问题。
Public twolist(,) As String
For i As Integer = 0 To twolist.length()-1
If Func(twolist(i, )) Then 'this part is hard for me
'doing something
End If
Public Function Func(ByVal CancelInput() As String) As Boolean
我想要做的是把二维数组传递给数组。我想读取二维数组中的一行，并将其传递给函数(Func)，它使用数组。
希望你能理
浏览 7提问于2018-05-02得票数 1
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2回答
用组合逻辑驱动VHDL/Verilog模块的输出是一个很好的设计实践吗？
直接使用组合块内部的模块输入，并使用该组合块的输出驱动同一模块中的另一个顺序块，行吗？
浏览 2提问于2014-03-12得票数 2
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我有一个COM对象(C#，visual studio)，它有一个以二维数组作为输入参数的函数。当我想通过Agilent VEE访问此函数时，此函数在函数和对象浏览器中不可见，也不可访问。如果我将数组改为一维，它就会立即可见。
我听说VEE不适合处理二维数组，但应该有一个解决方法。
有谁知道如何在vee中使用二维数组显示com对象？致以最好的问候，AK
浏览 1提问于2012-04-11得票数 0
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嗨，我是Verilog的新手，我对模块的设计有一些疑问。
是否可以使用顶层模块的输出作为子模块的输入(将两个模块作为顺序逻辑)？
在我对触发器的直觉看来，这似乎是可以的，但我不确定这种方法在verilog编码中是否可以接受(无论如何在逻辑上还是传统上)。应该避免这种编码吗？
module sample_top(
input a,
input b,
input c,
output d,
output e
);
//sequential
sample_submodule_1 SAMPLE_SUBMODULE_1(
浏览 2提问于2021-11-30得票数 0
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2回答
我试着充分理解Verilog抽象层次之间的区别，我了解每个层次的描述，但我仍然无法在剧本中理解它。
对于这种情况，我将粘贴一些Verilog代码以及我对它们的看法：
下面的代码是行为级别的。
总是@ (a或b或sel)开始y= 0；如果(sel == 0)开始y= a；结束其他开始y= b；结束结束
这(只是一个例子)在门级
模块测试( clk，就绪，下一步，Q)；输入clk，启用，下一步；输出Q；\**SEQGEN** reg_1 (.clear(1'b0)，.next_state( next )，.clocked_on(clk)，.Q(Q)，.synch_enable( e
浏览 4提问于2015-04-23得票数 11
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我想要创建一个二维数组。例如，免费的-h给了我一张桌子。我想要使用没有awk的2D数组创建相同的表。如何通过声明-a矩阵来声明它。谢社区
浏览 1提问于2016-02-11得票数 0
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决定创建一个二维数组的方法。该数组看起来很好，但是当我试图更改值时，我会在所有子数组中更改该值，所以如下所示：
a[0][0] = 0
[0、"“、"”、“0”、"“、”0“、"”]
有什么办法让它正常工作吗？
下面是创建数组的方法：
def create_array(size)
array = []
line = []
size.times { line << "*" }
size.times { array << line }
array
end
浏览 2提问于2015-02-16得票数 0
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我怀疑我在Perl中犯了一个导入错误。
有一个Perl模块Verilog::VCD::Writer来编写VCD文件。但是，当我复制其简要代码以进行尝试时，它总是会引发错误：
无法通过软件包“Verilog：：VCD：：addSignal”在tester.pl第10行找到对象方法“tester.pl”。
概要在调用addComment和addModule之前调用addSignal，因此在安装过程中不会出现问题。addSignal是在Verilog/VCD/Writer/Module.pm中定义的函数，另外两个是在Verilog/VCD/Writer.pm中定义的。即使我添加了Verilo
浏览 2提问于2017-12-12得票数 1
我正在将SOAP toolkit 3 Vb web服务转换为.Net web服务。我有一个要求，在中，我想要传递一个二维变量数组给vb客户端。我尝试了以下几种方法
我研究了SOAP工具包3为vb web服务生成的xml，并试图生成与在.Net web服务中生成的vb完全相同的xml。由于某种原因，Vb无法理解这一点。
我想过把二维数组转换成一个单独的二维数组，然后在客户端把它转换回二维数组。这里的问题是，我可以将string[]传递给vb，但不能传递给object[]。我需要一个vb.中的变量数组
任何建议..。Jai
浏览 0提问于2009-06-10得票数 0
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我有一个系统-verilog项目的问题。我用Questasim模拟，但这更多的是一个与语言有关的问题，实际上我在两个多星期的学习中没有找到任何答案。
我收集了许多(~1000 s)几乎相同的模块，重复和相互连接。该模块使用ID进行参数化。在模块中，根据这个ID的值执行一些操作，并且一切看起来都像预期的那样工作。
这些模块不完全相同的原因是，取决于ID，模块交换之间的一些信号。我的意思是，在伪代码中，我希望有这样的东西：
module test #(
ID = 0
) (
...
if(ID == 0) input wire A
else if(ID ==
浏览 4提问于2022-05-25得票数 0
回答已采纳
在verilog中，我有一个我无法克服的错误。这是代码的第一位，然后是最后一位。
模块解码器( op、funct、aluop、mwr、mreg、mrd、alusrc、regdst、regwr、btype)；输入5:0 op、funct；输出2:0 aluop；output1:0 b型；输出mwr、mreg、mrd、alusrc、regdst、regwr；有线aluop、mwr、mreg、mrd、alusrc、mrd、regdst、regwr、btype；case(op) 6‘b1000:funct case(funct) 6'b001010: aluop = 3'b010；6‘
浏览 0提问于2012-05-04得票数 3
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我需要为模块中的坐标系使用二维数组，并且我已经创建了下面的测试代码来测试创建和访问数组中的值。当LED的输出是1'b1时，这段代码应该会打开led的输出，但目前led保持熄灭(我已经排除了除2D数组之外的所有其他代码，当我在这里使用1D数组时，它可以工作)。
input clk;
reg [7:0] check[9:0];
reg ledreg;
output led;
initial begin
check[0][0] = 1'b1;
ledreg = 1'b0;
end
always @(posedge clk) begin
if (ch
浏览 1提问于2017-07-20得票数 0
我想编写一个输入数可变的模块，即根据某些参数，结果是：
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1
);
//...
endmodule
或
module my_module #(LENGTH)(
input clk,
input rst_n,
input [LENGTH-1:0] data_1,
input [LENGTH-1:0] data_2,
input [LENGTH-1:0] data_3
);
//...
浏览 4提问于2016-02-02得票数 4
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嗨，现在我在一个我的投资组合网站上工作，我试图使一个按钮，使用相同的风格，但想要使用它的两个按钮(1)转到一些页面(2)下载简历。但它们都执行操作(1)。我不知道如何让这两个按钮做不同的工作。
这是Button的代码，
import React from 'react';
import './Button.css';
import { Link } from 'react-router-dom';
const STYLES =['btn--primary', 'btn--outline'];
const SIZE
浏览 2提问于2021-03-11得票数 0
1回答
我正在尝试创建如下功能：
输入：范围
输出:包含范围内所有非空单元格的列。
例如，在输入时
A | B | C | D
--------------
1 | 2 | | 3
4 | | 5 |
输出应该是
A
--
1
2
3
4
5
这是我的审判：
Function toColumn(range As range) As Integer()
Dim res(,) As Integer, i As Integer
i = 0
For Each Row In range.Rows
For Each cel In Row.Cells
If Not
浏览 6提问于2017-09-16得票数 0
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