在 FPGA中，设计以特定的时钟速率工作，并使用特定数量的位来表示数据值。...本项目仅作为快速分析的手段提供。上面的图显示了综合设计后所使用的资源的汇总。您还可以使用 ip_catalog 目录中的 Vivado 项目示例来查看硬件中的结果。...三、步骤 2：在 FPGA 中创建优化设计 在本步骤中，您将看到如何使用 FPGA 通过过采样来创建步骤1中使用的相同设计的更优化版本。您还将了解如何使用工作空间变量。...Reinterpret 块的输出将数据值移动到正负 2 之间。...你了解了使用 Xilinx 数字 FIR 滤波器块快速创建设计的好处，以及如何通过使用过采样来改进设计。
AXI Slave：ARM 内核使用此接口来启动和停止 HLS 组件。他们还可以使用此接口来读取和写入相对少量的用户定义值。...该 ARRAY_MAP 指令（见上文）可以通过自动将多个较小的数组放入一个较大的数组来帮助节省 Block RAM。...成功展开的设计在分析视图中将非常“垂直”，表示同一列中的操作同时发生。如果视图仍然非常“水平”且有很多列，那么很可能是数据依赖项阻止了展开。可以尝试通过单击操作来确定是什么阻止了展开。...该工具将绘制箭头以显示输入的内容和输出的内容。...一些算法从根本上是依赖于数据的，如果这种情况无法避免，那么可以通过将LOOP_TRIPCOUNT指令添加到循环中来告诉 HLS ，假设循环将进行给定次数的迭代，但这仅用于报告目的。
参考： ❝UG585 然而，该图没有清楚地表明，每个预分频器都可以由处理器时钟或通过来自 Zynq SoC 的 EMIO 或 MIO 引脚的信号通过可编程逻辑提供时钟。...事件控制定时器（Event Control Timer）：启用定时器，复位定时器，指定计数的时钟相位，并指定定时器如何处理溢出条件。...事件寄存器（Event Register）：包含外部脉冲计数阶段结束时内部计数器的值。用于使用 CPU 时钟作为计数参考来测量外部脉冲宽度。...我们通过在 Sources 窗口中选择约束选项来创建一个约束文件，右键单击 constrs_1，然后选择 Edit Constraints Sets： 图 6：创建约束文件 因为我们目前没有约束文件，...与我们之前使用 Zynq SoC 的私有计时器的示例不同，我们需要声明一个数据结构来包含输出频率、间隔、预分频器和 TTC 选项。
因此，在进行时钟设置配置时需牢记此信息。 我添加了 3 个输出时钟：100Mhz、150Mhz 和 300Mhz： ? 并将复位极性设置为低电平有效 (Active Low)： ?...其中将显示整个设计中的所有时钟、接口和中断信号。 我们需要筛选可用于 Vitis 的资源。 启用时钟： 右键单击时钟，然后单击“启用 (Enable)”： ?...针对 clk_out3 重复此操作 时钟属性： 选中“选项 (Options)”选项卡： ? 注：时钟 ID 必须以 0 开头并递增，因此，请更改此处设置。我们还必须指定默认值。...此处默认值即 Vitis 中使用的默认时钟： ? 设置 clk_out3 的索引： ?...在此示例中，我们将把 Vitis 用于加速。此用途必须明确指定，因为 Vitis 需要告知下游工具如何处理该平台。
虽然 DDS 背后的理论相当简单，但第一次在 FPGA 中实现它可能有点挑战，这就是为什么我想创建这个项目作为一个简单的示例，说明如何使用Xilinx DDS Compiler IP并把它运行在 Ultra96...该输入值决定了输出波形的频率，值越小，DDS 通过正弦查找表的步进越慢，输出波形的频率越低。相反，输入值越高，DDS 步进查找表的速度越快，输出波形的频率也越高。...通过递归地将 1MHz 的相位增量值添加到自身，然后将其作为输入提供给 Xilinx DDS Compiler IP ，这实现了从 1MHz 到 FPGA 结构时钟一半的线性调频（在 ILA 中采样时保留奈奎斯特规则...成功下载后，ILA 窗口将出现，单击即时捕获按钮（带有 >> 字符的蓝色按钮），将看到 DDS 的波形。 ILA 顶部的图是 DDS 输出的实际正弦波形，下面的图是它的瞬时相位值。...第三张图是输入到 DDS 的相位增量值。 底部的十六进制值只是状态机状态，用于演示每个状态如何与 DDS 控制关联。
由于 FIR 滤波器输入并输出具有已知数据包边界和流量控制要求的恒定数据流，因此 AXI4-Stream 是最适合的类型。它将需要一个从接口来输入数据样本，并需要一个主接口来输出处理后的样本。...添加后，源层次结构更新并且 FIR Verilog 文件独立于 AXI Verilog 源文件。...现在，虽然 AXI 接口的基本功能分别在每个 RTL 源文件中自动生成，但如何从输入数据流中提取数据并传递到自己的自定义逻辑中由自己来定义。...以及如何将自定义逻辑的数据输出馈送到主 AXI 接口进行输出。因此，会在三个自动生成的 RTL 源文件中注意到相同的 Add user 逻辑。...这个项目的最后一个独特的要求是，因为这个逻辑的核心是一个 FIR 滤波器，所以主从 AXI 接口和 FIR 都需要由相同的时钟作为 FIR 采样时钟。
在这篇文章中，通过将 S7-1500 设置为具有专用服务器接口和用户身份验证的 OPC UA 服务器来学习如何使用 OPC UA 在两个 PLC 之间进行通信。...为了演示这一点，我在 PLC 中创建了一些输入和输出，并在硬件配置中启用了时钟字节。下载这些更改后，我启动了免费的 OPC UA 客户端UAExpert来浏览 PLC。...浏览 OPC UA 服务器中的标签 现在我可以监控这些标签的值了。我还可以通过双击它们来修改标签的值。在这里，您可以看到我已将输出 Q_01_01_M11_MTR 修改为 True。...要将项目中的元素添加到 OPC UA 服务器接口命名空间，您只需将它们从左侧拖放到右侧窗格即可。在此示例中，我已将光电管输入和时钟位标记添加到服务器接口名称空间。...当您展开此文件夹时，您会看到它包含我们选择公开的所有数据。再一次，我们可以监控和修改通过这个服务器接口命名空间暴露的数据的值。
图7.1.2 默认桌面 桌面上显示的图标是可以进行删除和天机的删除桌面组件可以通过以下两步来完成： (1) 在屏幕上长按指定组件，直到桌面下方出现垃圾桶。...(4) 调用AppWidgetManager更新桌面小控件。 示例7.4 自定义一个数字时钟桌面程序，效果如下图7.1.12所示。...图7.1.12 桌面时钟 首先编写布局文件，在布局文件digitclock.xml中提供id值分别为img01、img02、img03、img04、img05的五个ImageView，用来显示具体的时钟界面...所示的效果，时钟会每隔一分钟更新一次，与模拟器系统时间保持一致。...二、上机练习 修改7.5节中的实时文件夹示例程序的代码，要求：当我们单击桌面的电话图标时，显示出来的联系人信息以网格的形式进行显示。
如果该窗口中的数据实际发生了变化，则触发器的输出将进入不确定状态，这既不是逻辑 0 也不是逻辑 1。在定义的恢复时间（recovery time）后，触发器输出将恢复为逻辑 0 或逻辑 1。...尽管我们在设计中尽最大努力减轻 CDC，但我们是人类，我们也会犯错，因此我们可以使用内置的 Vivado 选项来报告设计中出现的 CDC。...这将显示设计中的所有时钟域交叉以及是否存在任何不安全或未知的交叉。在上面的示例中，可以看到有 6 个不安全和几个未知。如果我们使用选项 -details 运行命令，我们将看到报告的所有路径。...单击不安全或未知的路径将打开关注的路径以供我们检查。 选择路径后，我们可以打开我们关注路径的示意图查看器。在这种情况下的问题是复位是由不同的时钟生成的。...知道这一点后，我们可以通过更新设计，例如：纠正错误、插入必要的同步结构或纠正约束以更新路径来纠正问题。 FPGA项目开发之时钟规划
运行该工具会产生我们可以实施的设计。 可以通过单击地址编辑器选项卡来修改外设的地址范围。请注意，4k 地址空间是允许的最小地址空间，这对于我们的 4 寄存器示例来说过于慷慨了。...“for”循环中的代码来模拟上面输入值中的步骤。...代码通过 STDOUT 输出结果。...注意： 对此输出进行一些简单的分析表明，计算结果平均需要 25 个 CPU_3x2x 时钟周期。。使用 666MHz 处理器时钟，此计算需要 76 ns。...一旦 IP Packager 在顶层文件中打开，我们就可以轻松实现一个简单的过程，在多个时钟周期内执行计算。（本示例中为五个时钟，尽管可以进一步优化。）
下面就介绍下如何通过In-System Memory Content Editor去读取或修改RAM中的数据以及常数值的修改。 （1）首先肯定是新建一个工程。...这样当我通过In-System Memory Content Editor更新了一个常数值，即更新了ram的读地址。而ram默认写wren使能为低，则为读我更新地址的数值。...加入需要抓取的信号，第一个即是常数值信号。采样时钟就用系统时钟clk。深度为512，其余设置保持默认。 ? （7）再次全编译，完成后将.sof文件通过JTAG下载到FPGA芯片中。...此时可以通过signaltapii 查看ram里的值是否已经被修改，此时由于地址0存储的数是0x01,读地址没变还是0，那ram的输出值应该是0x01，signaltapii 抓取发现ram的输出值是0x01...同样通过signaltapii去获取对应信号的值，看是否与设置的一致。
你将拥有更多的控制权。你将会建立一个完全按照你的意愿来表现的时钟。 所以，废话不多说，下面是如何在短短的 18 行 JavaScript 中制作自己的倒计时钟。 ?...你的时钟现在已经可以显示了。 8.更进一步 以下示例演示了如何为某些用例扩展时钟。它们都是基于上面的基本例子。 8.1 自动调节时钟 假设我们想让时钟在特定的日子出现，而不是在其他的日子。...例如，我们可能有一系列事件即将发生，而不希望每次都手动更新时钟。以下是如何提前安排事情的方法。...通过在 CSS 中将其 display 属性设置为 none 来隐藏时钟，然后将以下内容添加到 initializeClock 函数中（以 var clock 开头的行之后）。...9.有关客户端时间的重要警告 JavaScript 日期和时间是从用户的计算机上获取的，这意味着用户可以通过更改计算机上的时间来影响 JavaScript 时钟。
I-Device通信最重要的缺点之一是通过I-Deivce进行通信的所有设备都必须位于同一子网中。如果您确实想在子网之间传递数据，仍然可以使用 PN/PN 耦合器来实现。...配置 PLC_2 单击 PLC_2 的以太网端口并导航到“属性”窗格的“操作模式”部分以查找I-Device配置。通过选中 IO 设备复选框启用I-Device通信。...在这种情况下，我们的 IO 控制器将在 QB 0 上输出信息。I-Device 将在 IB 0 上接收相同的数据。要传输的数据长度为 1 个字节。...设置转运区 要向相反方向发送数据，您只需单击方向箭头即可。 反转传输方向 下载并测试 在 PLC_1 中，我将时钟字节配置为 MB 0。...下载更新后，无需建立连接 - 设备之间的通信是自动和循环的。 在 PLC_2 的观察表中，我可以看到我正在接收时钟字节。
通过模块内部共享输出 (MSO) 功能，输出模块可将其输出数据最多提供给 4 个 IO 控制 器。IO 控制器具有输出模块的通道的写访问权。...配置访问权 3、调整实时设置 为了确保所有的IO控制器和"共享设备"在适当的发送时钟下运行，并且由于通信负担而正确计算更新时间，需要调整并检查以下设置。...控制器发送时钟 4、分配设备名称 两个项目中的任一个下的设备视图中，右键单击接口模块，在弹出的菜单中选择"分配设备名称"，为了将已经配置的设备名称分配给ET200SP。 图15....如果对输出子模块有读权限的IO控制器通过MSO故障，那么输出会继续通过可用的IO控制器写或读。...也可以通过配置来限定最多能有几个IO控制器访问，如下图所示，但不能超过接口模块本身最大访问数量。 图17. IO访问权 3、共享设备功能可以在一个项目内创建吗？
在画布中，开始输入输入或输出以获取所需的端口。 还可以通过双击输入和输出来命名端口，将其设置为正确的类型。 将 sw_in 设置为与之前声明的输出类型相同的 fixdt(0,3,0)。...右键单击感兴趣的信号并选择开始记录所选信号。 打开模型资源管理器并将模型设置为具有固定步长的计时器的离散时间。 运行模拟并打开数据检查器。...应该能够看到 SW_ENB 被置位，并且 LED 输出在下一个时钟后变高。 现在我们可以创建 HDL 并将其导出到 Vivado 中使用。...我们可以通过右键单击子系统并选择为子系统生成 HDL 来完成此操作。 如果要更改任何生成的 HDL 代码格式（即删除时钟启用），需要从 HDL 代码生成选项卡中选择全局设置选项。...当然，这是一个简单的示例，但能够学习流程，以便可以将它用于更复杂的应用程序。
相机具有一个场景图标，看起来像老式的胶片相机，而定向光的图标看起来像太阳。 ? （场景窗口下的Icon） 如何浏览场景窗口？ 可以结合使用alt键或Option键和光标来旋转视图。...我们不需要修改摄像机或灯光，因此可以通过在层次结构窗口中单击它们左侧的眼睛图标（将鼠标悬停在此处时出现）来将它们隐藏在场景中。这只是为了减少场景窗口中的视觉混乱。 ?...触发警告是因为C＃编译器不知道应该通过检查器进行连接。我们可以通过为字段声明分配默认值来消除此警告，我们可以通过立即为其分配默认值来做到这一点。 ? 现在，在编辑器中进入播放模式。...在渲染新帧之前，所有内容都会更新。因此，Unity经历了一系列的更新，渲染，更新，渲染等等。通常，将单个更新步骤随后渲染一次场景视为一个帧，尽管实际上，时间安排更为复杂。...此过程称为转换，是通过在要转换的值前面的圆括号内写入新类型来完成的。 ? ? （模拟时钟） 现在，你已经知道了在Unity中创建对象和编写代码的基础。下一个教程是构建视图。
系统出现错误时，诊断事件可能非常快地连续不断地出现，使诊断缓冲区的显示以非常快的速率更新。为了查看事件的详细信息，可以单击“冻结显示”按钮（见图6-55）。再次单击该按钮可以解除冻结。...选中工作区左边窗口中的“设置时间”（见图6-56），可以在右边窗口设置PLC的实时时钟。勾选复选框“从PG/PC获取”，单击“应用”按钮，PLC与计算机的实时时钟将会同步。...未勾选该复选框时，可以在“模块时间”区设置CPU的日期和时间。例如单击图中时间的第2组数字（图中为34），可以用计算机键盘或时间域右边的增、减按钮 来设置选中的分钟值。 4....视频“S7-1200的故障诊断（A）”和“S7-1200的故障诊断（B）”可通过点击下方视频来播放。 5. 用状态LED诊断故障 CPU和I/O模块用LED（发光二极管）提供运行状态或I/O的信息。...CPU和数字量信号模块（SM）提供每点数字量输入（DI）、数字量输出（DQ）的I/O状态LED。它们点亮和熄灭分别表示对应的输入点或输出点为1状态和0状态。
CRH: 配置寄存器高，用于配置 GPIO 引脚的模式和输出类型（高 16 位）。 IDR: 输入数据寄存器，读取 GPIO 引脚的输入值。 ODR: 输出数据寄存器，设置 GPIO 引脚的输出值。...例如： // 设置 GPIOA 引脚 0 的输出高电平 GPIOA->ODR |= GPIO_Pin_0; // 读取 GPIOA 引脚 1 的输入值 uint8_t pin_value = GPIOA...示例应用 为了更好地理解 stm32f10x.h 头文件的使用，以下是一些基于 STM32F10x 系列微控制器的示例应用，展示如何利用这些功能进行实际的开发。...主循环中，我们发送字符 'H' 到串口，示范如何通过 USART 进行数据发送。...遵循示例代码：STM32 官方提供了大量的示例代码，这些代码展示了如何使用外设库来实现各种功能。通过学习和参考这些示例代码，可以帮助你快速上手并避免常见错误。
本指南将使用三个示例的 Go 应用程序来演示关于 Wercker 的安装与配置的基础知识，并展示如何使用这些应用程序来创建不同类型的工作流。...登录 GitHub 并 fork 以下仓库： · jClocksGMT，一个基本的 jQuery 数字与模拟时钟集合。...jClocksGMT 示例 此示例演示了如何使用 Wercker 更新远程服务器上的源码（当 GitHub 仓库有更新时）。...配置应用程序 jClocks 示例 与配置文件类似，您需要设置几个环境变量。 1. 对于第一个示例，您需要一个 SSH 密钥对来与您的 Linode 进行通信。...通过运行下列命令启动 Wercker： wercker build 18.jpg 此处的输出应类似于您在 Wercker 仪表板上所看到的日志。
通过使用时序逻辑，可以将设计的行为明确地与时钟信号进行关联，从而实现可靠的同步逻辑。 VHDL组合逻辑： 在 VHDL 中，组合逻辑是指在不涉及时钟信号的条件下，根据输入直接计算输出的逻辑部分。...在 Behavioral 架构中的处理过程中，我们使用 if 语句来根据输入信号 sel 的值选择输出的值。...这是一个典型的组合逻辑，因为输出 y 的值是仅仅依赖于当前输入信号的状态而计算出来的，不涉及时钟或者时序控制。...当输入信号input的值满足某个条件时，对应的输出output会被赋予相应的值。 “when others” 表示当输入值不满足前面列举的情况时执行的操作。...状态机的行为由 state 和 next_state 信号来描述。在第一个 process 中，我们根据时钟信号和复位信号来更新 state 的值，以此来控制状态的转移。
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