我一直在尝试使用Verilog HDL创建计数排序算法，但当我尝试编译它的这个迭代时，Quartus开始编译它很长一段时间。我不知道问题出在哪里。我认为这是由于代码中的错误或运算符的错误使用，但我不能理解它的确切位置。
浏览 54提问于2019-05-23得票数 0
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我已经用Verilog创建了一个小设计，现在我想运行定时模拟。因为我知道如何处理VHDL文件，所以我想我会(几乎)用同样的方法。不幸的是，这并不容易。我已经编译了我的设计，并收到了.sdo和.vho文件。work.Sdesign_tb# Loading work.Sdesign_tb
# ALTERA version supports only a single HDL12.1创建的VHDL文件，而我想模拟Verilog设计( Quartus</em
浏览 0提问于2013-07-22得票数 0
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我正在用Quartus verilog (.v)编写一段代码，并尝试在我的模块中编写枚举类型： module Controller(clk, IorD);
enum {READ, DECODE但它给出了以下错误：Error (10170): Verilog HDL syntax error at Controller.v(3) near text "{"; expecting ";"。如何在verilog中使用枚举？
浏览 197提问于2019-10-02得票数 1
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我想我的Quartus坏了，但我希望是语法错误( 向右看)。我从窃取了这段代码，由于它不工作，我希望有人知道在Quartus中检查什么才能编译它。i; function int get; endfunction错误：错误文本：
Error (10170): VerilogHDL syntax error at enable_logic_tb.sv(42) near text: "class&
浏览 1提问于2017-11-09得票数 1
我正在处理一个非常简单的RiSC16 CPU的verilog实现，我遇到了一个问题，试图使用Quartus II Web进行编译。0;j<200;j=j+1) begin // THis is line 38 end我得到了以下错误：
Error (10106): VerilogHDL Loop error at RiSC16.v(38): loop must terminate with
浏览 0提问于2014-01-03得票数 1
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我试图编译我的设计，使用fphdl库进行浮点操作。而在modelsim中，当在Quartus hdl中进行综合时，模拟是正常的，但编译器会抱怨以下语句：理由是：“表达式不是常量”从类似的帖子中我了解到这个编译器不喜欢frac'high-base不受约束。：
variable frac : UNSIGNED (
浏览 2提问于2016-02-27得票数 2
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我想在我的Verilog项目中添加一个头文件。这应该是一件非常容易做的事情。然而，事实证明这并不是微不足道的。这是我的头文件。ifndef _parameters_vh_parameter Tm = 2;`endifParameters.vh(3)处的Verilog HDL错误:声明全局对象是一个SystemVerilog功能。我想知道有没有人能帮我一下。
浏览 10提问于2015-12-12得票数 1
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我正在使用Quartus运行模拟和分析Verilog代码。我已经搜索过互联网和堆栈溢出，但似乎还没有为我的问题找到答案。我想用我在Quartus中打开的Verilog代码运行RTL，但是当我打开Verilog代码本身时，编译和其他选项都是无效的。不过，我注意到，当我打开一个QPF文件时，它似乎是有效的。如果是这样的话，我如何使用现有的Verilog代码来做到这一点呢？
浏览 1提问于2017-11-08得票数 0
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在使用Quartus II进行编译时，我在verilog代码中遇到错误，如下所示 #100; #100; // Add stimulus hereendmodule模块
任何纠正这一问题的建议
浏览 17提问于2018-01-19得票数 2
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这几天我用ModelSim做模拟，我遇到了一个问题，那就是：if (cnt == `END_CNT)reg [7:0] cnt;reg [7:0] cnt;if (cnt == `END_CNT)always作为ModelSim初
浏览 0提问于2014-01-08得票数 2
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我将尝试在Quartus中编译，并在ModelSim中模拟一些模块。endcase elseend所以，我在modelsim中编译它接下来，我在Quartus中编译(合成)它，并显示以下警告：
Warning (10230): Verilog HDL assignme
浏览 4提问于2014-12-11得票数 0
我的指南是一本书“计算机算术和Verilog HDL基础”，由Cavanagh。在模块中，他使用代码对指数，如我所示。我搜索了一下，因为Quartus不能确定"ctrl_align“的大小，所以它不会合成。Quartus网站说我可以编辑.qsf文件，但是在我的文件中找不到而且，这本书用错误的代码教授了这一步，而不是可合成的，这给我留
浏览 3提问于2016-01-30得票数 0
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我有以下属性声明，并签入我的系统verilog文件之一： int count;
错误(10170)：Verilog语法错误在steppingcontroller.sv(404)附近文本：“]；期待一个操作数。Intel FPGA知识库包含了许多关于如何解决此错误的具
浏览 6提问于2017-10-25得票数 2
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下面的代码有问题，如果输入数不能被输出数整除，那么编译时就会抛出一个错误。[(select + 1) * N_OUTPUTS - 1:(select + 1) * N_OUTPUTS - N_OUTPUTS];但是当我继续进行分析时，Quartus一直向我抛出这个错误：
Error (10170): Verilog HDL syntax error at multiplexer.v(5) near text: "$error"; expecti
浏览 13提问于2020-04-23得票数 0
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在使用顶级文件(VHDL)和Altera特定的PLL编译了一个项目(使用Quartus)之后，我尝试用ModelSim来模拟它。当我启动RTL模拟时，我会在文件夹work (在库窗口中)中看到我的顶级文件，但看不到PLL (Verilog文件)的Altera实例。问题：如何设置Quartus或ModelSim以查看我的顶级文件和 Altera实例？
浏览 2提问于2016-05-18得票数 1
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在Fedora 22 64位中用Modelsim安装Quartus 13.0。运行夸特斯32位，因为我有很多很多问题，否则。请安装Quartus II安装程序中包含的ModelSim-Altera，或者通过选择“模拟>选项> Quartus II模拟器”来使用Quartus II模拟器。
这根本不是事实。任何解决这个问题的建议都是+1，任何有意义的建议都将受到我的惩罚。/simulation/qs
浏览 4提问于2015-09-14得票数 9
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我正在尝试为FPGA编程编写verilog代码，在这里我将实现一个VGA应用程序。我使用Quartus II和Altera DE2。目前，我的目标是在编译过程中获得一个640x480 rgb映像(方法并不重要，只要它工作并且是有效的)。我想出的最佳解决方案是使用matlab将图片转换为rgb十六进制文件，并使用$readmemh将它们输入寄存器。它花费了太多的时间，显然没有办法避免这种方法。如果这只是时间，但也有尺寸问题，640x480几乎花费了大部分的免费空
浏览 14提问于2015-05-24得票数 2
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问题是重置端口总是处于低活动状态，但是在一个环境中，它是活动高的。对于所有将重置端口称为活动低的环境，已经有许多通用逻辑，我想按原样使用这些逻辑。我能否将端口连接到一个被否定的verilog端口(它将解决我的所有问题)？就像这样：附加并发症：signal_map单元已经有hdl_path，即实际的reset_por
浏览 0提问于2018-06-26得票数 0
我正在设置一个新的UVM代码，并希望在我的UVM代码中生成OOMR代码，是否需要在uvm中避免OOMR (走出模块引用)代码的概念？如果不需要，在OOMR代码之前和之后应该检查什么？为了防止这个问题，我认为我必须避免像这样的代码样式。但我不知道我对这个问题有什么了解。
不确定，但据我所知，一些EDA工具支持这个问题。例如，$xm_mirror，导师，VCS.当我在巨大的复杂uvm代码中遇到类似的错误时，如何解决这个问题？
浏览 2提问于2019-06-26得票数 0
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