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我想让一个testbench按顺序运行。我期望的是首先运行AES_input，在它完成之后，运行第二个模块AES_TOP。我设置了一个参数i_out1，如果AES_input i_out变为0到1，那么第二个模块将运行 我检查它编译成功，但我发现它是非法连接。我不知道我该如何解决这个问题。有没有其他方法可以按顺序运行这些模块？
浏览 72提问于2020-10-11得票数 0
我是第一次接触verilog，我发现verilog的执行很棘手。在verilog程序中是如何执行的。initial alwaysendmodule
我知道所有的初始块都是从时间0开始的，但是这些初始块是按顺序执行的吗，也就是说，如果一个初始块有多行，那么所有这些行是顺序执行还是并发执行。另外，模块的执行是如何发生的?在test
浏览 8提问于2015-11-15得票数 4
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我正在尝试实现一个硬件上的算法(ZedBoard)，它有多个模块。有一个顶层模块，我将在顶层模块中实例化所有这些模块。
大约有9到10个模块，其中3个必须并发运行，rest必须按顺序运行。(我知道顶部模块中的所有模块都同时运行。对于必须并发运行的3个模块来说，这是可以的，但是其他必须按顺序运行的模块呢？？)而且
浏览 0提问于2018-11-04得票数 0
假设我在verilog模块中有两个always块。这两个模块是否同时工作？posedge clk) begin end
//some logic我知道它们内部的数据是按顺序执行的如何执行两个块？这是一个令人担忧的问题。我需要对它有个大概的了解。
浏览 0提问于2014-06-18得票数 2
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我在生成循环语句中使用了两个不同的模块，它们都是相互依赖的。所以，我想知道如何按顺序执行它们。
浏览 31提问于2021-11-20得票数 0
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我尝试在PERL脚本中使用'Verilog::Netlist‘模块，它包含一个lib auto/Verilog/Preproc/Preproc.so。此库需要动态加载libstdc++.so.6库。如何指定libstdc++.so.6的路径？
浏览 0提问于2017-10-06得票数 0
嗨，我是Verilog的新手，我对模块的设计有一些疑问。
是否可以使用顶层模块的输出作为子模块的输入(将两个模块作为顺序逻辑)？在我对触发器的直觉看来，这似乎是可以的，但我不确定这种方法在verilog编码中是否可以接受(无论如何在逻辑上还是传统上)。应该避免这种编码吗？
浏览 2提问于2021-11-30得票数 0
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我正在和一个使用verilog的团队一起工作。我觉得使用凿开的能力来管理模块之间的互连要比裸露的verilog快得多。是否可以从verilog中提取io信息并自动定义chisel blackbox io？(也就是，从verilog生成一个黑盒，而不是由一些人通过读取verilog来定义黑盒类。)例如： val bbox = blackbox("someModule.v") 然后，bbox将成为一个定义了所有ios和名称的正常运行的黑盒。由于io信号在
浏览 38提问于2020-04-01得票数 3
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我在一个模块中实例化了不同的模块。我想按顺序执行它们，我已经启用和确认了所有模块的信号module memorycontroller( input [7:0] B,，并在其ack信号上启用了始终块中的localmem模块，但这给了我错误的结果。你能告诉我如何按顺序执行不同的模块吗？以下是实际内存模块，由上述第2段代码编写，并由上述第1
浏览 0提问于2013-08-31得票数 0
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我想测试verilog模块的所有可能的输入组合。我已经能够通过构建一个带有嵌套for循环的数组来生成这些输入。然而，我想以随机的顺序遍历数组。如何做到这一点，或者是否有一种方法可以生成一个包含所有可能输入的数组，并且该数组已经是随机顺序的？
浏览 3提问于2011-05-17得票数 0
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cipher[k]=plain[j]; endendmodule 这是初始的排列，它为最终的排列完美地运行31,c=0;i>=24;i=i-1,c=c+1) endmodule这是code.....it没有运行,c=0;i>=24;i=i-1,c=c+1) endmodule
浏览 5提问于2017-09-28得票数 0
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门级Verilog文件的语法是否正确，其中子模块是在拥有的模块之后定义的，还是应该在之前定义？根据Verilog规则，这很重要吗？
致以敬意，
浏览 0提问于2014-05-03得票数 2
那么，从firrtl到verilog的翻译所花费的时间就像很多小时。在这段时间内，处理只安排在一个CPU上。你能告诉我如何使它在CPU上并行运行吗？i=> Module(new MyNodeOfReg(8)))我做了一个这样的运行批，do .
浏览 1提问于2017-06-30得票数 2
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我正在尝试为参数的不同值合成一个模块。我在tcl中使用foreach循环更改参数，并使用hierarchy命令中的-chparam标记将更新后的参数传递给顶层模块。它适用于循环的第一次迭代。然而，在第二次迭代中，它显示了找不到其中一个子模块的错误。 我已经编写了一个简单的模块(用test.sv编写)来演示这个问题。0] x,);
read_ve
浏览 21提问于2019-09-11得票数 0
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当检测到不应该发生的预条件时，我有一个模块具有断言。当我给模块无效的输入时，我如何编写基于这个断言失败的测试？
在过去，我用Verilog PLI做过这样的事情。我正在学习SystemVerilog，我更愿意使用一些Verilog或SV构造，如果可能的话，避免运行单独的程序。
浏览 7提问于2013-08-20得票数 1
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在我设计的顶部模块中，我调用了另外两个模块，但它们并行运行。我想让他们一个接一个地跑，所以一完成，另一个就开始了。谢谢
浏览 3提问于2014-12-02得票数 0
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