对于reg数组，我想计算其中最大的连续个数。reg [15:0] bit_array;结果应该是7。如果我想在256位甚至更长的reg阵列上做同样的事情，有没有办法在一个或几个周期内实现它？(1 1GHz，16 one FF+)真正的问题是我想找出最大
浏览 2提问于2017-08-02得票数 1
我正在写一个64位kogge stone加法器的verilog代码。请告诉我如何写预处理阶段的计算，产生和传播信号的64位输入使用循环在verilog？module preprocessing64bit(a,b,g,p);output [63:0] g,p;integer i;always @ (a or b)f
浏览 6提问于2018-02-03得票数 0
当我尝试写入其中b的位都为'1‘的ab+1时，reg a的值不会更新，但当我尝试ab+1'b1时，它会更新 awaddr[awaddr_wa] <= AWADDR_M; awaddr[awaddr_wa+6'
浏览 0提问于2019-08-28得票数 1
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我正在写一个Verilog代码，其中1位输入必须串行分配(按位)到2D存储器。据我所知，如果我们创建一个内存，那么它只能在运行时按字节(或连续)分配。有没有什么方法可以像C一样用Verilog轻松填充多维数组呢?下面是我的代码片段： reg [8:0] i=9'd 0;
reg [2:
浏览 2提问于2017-05-22得票数 0
我对verilog有点陌生，我有一个问题让我很困惑。我有一些常数参数，特别是近1023个参数，其中c0，c1，c2 .c1022，每一个都是10位长。我还有一个向量r 1022:0，长度为1023位。我的任务是计算从0到1022之间变化的ci*ri，最后取我在get.When中所做的1023 10位向量的xor，在模拟中，verilog<
浏览 0提问于2019-01-03得票数 1
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我试图通过在LeetCode上解决简单的面试问题来学习Swift。给定二进制数组，查找该数组中连续1s的最大数目。示例1:输出：3
说明:前两位或后三位是连续的1位。连续1
浏览 1提问于2018-12-21得票数 1
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LeetCode 485给出一个二进制数组，返回数组中连续1的最大个数。输入:num= 1,1,0,1,1,1，1，1，1输出:3解释:前两位数或最后三位数是连续的1位。连续
浏览 17提问于2022-01-02得票数 -2
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我是新使用Verilog的，所以我甚至不确定我是否正确地使用了语法。我需要乘2条输入总线，每条8位。我试图在一条线上得到每个8×1的结果，更像是将8的结果连在一起(每8×1乘法一个)。module m8bit( input reg[7:0]B);integer k=0;
for(i=<em
浏览 2提问于2019-03-03得票数 0
在我的64位linux-rhel62机器中，我想计算一个进程中可用的“最大连续空闲空间”。似乎细节可以用/proc/self/map来计算。但我不知道如何使用该文件来计算连续的空闲空间。我遵循了中给出的perl脚本
但我得到的输出值为"18446603339772190720“，这不是一个
浏览 4提问于2014-04-04得票数 1
我正试图为每一位客户寻找最长的连续几年，他会买些东西。我试图创建一个经过计算的字段，但没有结果。我创建了两个计算字段
我的数
浏览 2提问于2016-06-27得票数 2
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我试着用2-D网络数组写一个程序。但是当检查代码时，它会显示一个错误(预期为';'，发现为'[')。我应该如何声明一个二维Net数组以及如何使用它？下面是我为验证而编写的简单代码(显示上面的错误)。input [0:1] a[0:2];
endmodule
浏览 0提问于2016-10-18得票数 0
我试图在硬件(使用Verilog)中实现这个伪代码所描述的函数： output [63:0] = b[63:56], c[X-1:0], b[Y-1:0]A是一个布尔值，而输出b和c是64位长。X和Y在运行时变化，所以它们不能是<em
浏览 0提问于2017-10-26得票数 0
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我是Verilog的初学者，我有这个任务。块/集由1的最少2位组成。电路必须是组合的，max_pass模块的接口是：output [31:0] d
浏览 0提问于2016-04-07得票数 0
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我正在Verilog建一个4位ALU。我们已经建立了一个使用大门的位置，点击和拖动部分Quartus，现在我们正在做Verilog。在第一个任务中，我将一些值设置为VCC，一些设置为GND。我能在Verilog做这件事吗？这是第一个位B值。如何在Verilog中复制，将I2和I3设置为VCC？
这是我的4x1 MU
浏览 2提问于2018-04-11得票数 0
我们有一个带有字符串参数的模块xxx。分析值"abcd“是32位，但"abc”是24位。有没有一个很好的解决皮棉问题的方法？
浏览 0提问于2020-09-17得票数 1
我是第一次接触verilog，我使用Modelsim。我如何在systemverilog中编写一个8位数组作为模块的输入，它的位是另一个数组的位？如下所示： mux8to1 M1(8'b0~B[0</
浏览 0提问于2017-03-08得票数 0
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我有一个包含512位的缓冲区，我只想将稀疏的位发送到Verilog中的其他模块。
我的记忆就像reg[511:0]mem[68]一样。另一个模块一次可以接受32位，它不需要内存中的所有512位，只需要稀疏位。如何在Verilog中发送这些稀疏位？
浏览 1提问于2015-07-07得票数 0
Verilog-A和Verilog一样吗？
因为当我在ModelSim上粘贴一些Verilog的源代码时，总会有一些不能删除的错误。ModelSim能运行Verilog吗？
浏览 8提问于2014-05-11得票数 2
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