如何在Verilog中通过位图选择来打包数组？

module array_packing;
  parameter ARRAY_SIZE = 8;
  reg [ARRAY_SIZE-1:0] array [0:ARRAY_SIZE-1];
  reg [ARRAY_SIZE-1:0] bitmap;
  reg [ARRAY_SIZE-1:0] packed_array;

  initial begin
    // 初始化数组
    for (int i = 0; i < ARRAY_SIZE; i = i + 1) begin
      array[i] = i;
    end

    // 设置位图，选择数组元素
    bitmap = 8'b10101010;

    // 通过位图选择打包数组
    packed_array = array & bitmap;

    // 打印结果
    $display("Packed Array: %b", packed_array);
  end
endmodule