我需要在每个时钟周期增加我的计数器，我的第一个想法是在每个时钟周期设置一个标志count<='1‘，然后在计数器进程中将1加到我的寄存器中。应该这样做吗？begin wait for -- ns; wait for -- ns;有
浏览 17提问于2021-02-17得票数 0
我们正在测试一个写入内存的电路，所以测试平台需要从内存中读取字节。但是，内存打算由Mealy机器读取。读者的协议是：
通过设置oReadRequest高和地址总线来请求读取。等待到下一个时钟周期。如果在下一个时钟周期结束之前，请求已被iReading确认为高，那么读取器就可以在数据总线上找到结果，并可以选择将oReadRequest设置为低，或者在地址总线上放置一个新地址。如果到下一个</e
浏览 5提问于2022-02-06得票数 0
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我用VHDL语言做了一个cpu。cpu包括alu、ram、mux和其他子模块。现在，我想将子模块的所有输入和输出值都转储到csv或vcd文件中。我想要观察假设20个时钟周期的变化。我如何在VHDL中实现它。我正在使用ModelSim进行模拟。
提前谢谢。
浏览 5提问于2021-07-16得票数 0
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我正试图为Altera FPGA设计一个简单的VHDL CPU。然而，我正试图让我的头脑如何解释的延迟引起的ROM块。ROM块本身可以同时具有输入地址和输出数据，或者仅仅是输入地址时钟，在数据请求(设置地址)之间给出一个或2个时钟周期延迟，并返回数据。我可以理解，如果ROM本质上是一个庞大的数据穆X，做一些像跳转这样的事情是微不足道的，因为你只是设置了地址，到了下一个时钟周期，正确
浏览 2提问于2016-03-11得票数 2
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描述:我想编写vhdl代码，在数组A中找到最大的整数，A是一个由20个整数组成的数组。我的算法应该是什么样的，以输入顺序语句所在的位置？我的vhdl代码：i = 0; i<= i + 1;这不需要是可综合的，但我不知道如何形成这个循环，一个详细的例子，如何解释如何将不胜感激。
浏览 0提问于2014-02-25得票数 1
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我正在制作一个midi接口。UART工作正常，它将8位消息与标志一起发送到控制单元。当标志变为高电平时，该单元将把消息存储在寄存器中，并使clr_flag为高电平，以便再次将通用异步收发器的标志设置为低。问题是，我不能使这个clr_flag一个周期很长。我这里的问题是，一个信号(在这种情况下是flag)如何在一个时钟周期内触发一个脉冲？我现在所做
浏览 9提问于2013-11-24得票数 1
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对所有人来说，我是VHDL的新手。我有一个工作的设计，然而，我的模拟一直运行，直到我取消模拟。在测试平台上，如何在x时钟周期后停止模拟？这是在时钟过程中完成的吗？
浏览 4提问于2016-04-26得票数 1
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我所挣扎的是设计我的机器来处理需要多个时钟周期来解决的操作的最佳方法。目前，我编写的所有硬件组件只需要一个滴答就可以解决，所以这是我遇到问题的控制单元。例如，假设我的机器的所有操作都需要1到3个时钟周期来完成，这意味着我需要对每条指令都有3个周期(因为我现在不做任何并行操作)。为了做到这一点，我想要多个时钟吗？一个时钟用于组件，另一个用于控制，在每个控制阶段结束时对组件时钟进行滴答
浏览 5提问于2017-02-20得票数 0
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今年夏天，我有一个关于这个领域的项目，正在用4端口实现以太网交换机。我已经编码了所有的部分，以检查前导和MAC地址等，他们工作正常，但我有严重的问题，实现CRC32。然后，用18字节的数据创建了一个框架。
但是对于我制作的任何帧，校验CRC的结果都是错误的(用我的模块来说，每个帧都有错误)。
浏览 2提问于2014-08-16得票数 0
我有两个标志A和B，它们是std_logic类型的信号。每个标志具有类型为std_logic的选通脉冲(A_valid，B_valid)，该选通脉冲在每次其标志(A，B)有效时断言1个时钟周期。我有一个计数器(CNT)，它是一个unsigned类型的信号，它必须计算两个标志之一为'1‘的次数。在任何给定的时钟周期内，我必须根据有多少标志为1而将CNT递增0、1或2。例如，
浏览 10提问于2019-07-17得票数 0
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我有一个2048位的数组，我希望以升序的方式存储从0到2047的输入比特，因为它在时钟周期的每一个上升边缘都会出现在FPGA中。我知道这可以用VHDL语言通过数组索引来完成，比如然而，有没有其他更好的方法，如使用位操作(移位)来实现这一点。(没有数组索引方法)，从而最终降低了FPGA中的路由复杂度。
浏览 1提问于2014-01-03得票数 1
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在我的一本关于VHDL的教科书中，它规定了过程语句中的代码将按顺序执行。这意味着它将在彼此之后执行。与并发语句相比较。但是，我想知道代码将以什么样的速度在顺序语句中执行。在编程中，这个速度是由处理器的时钟速度决定的。那么顺序语句的速度行列式在哪里呢？
浏览 4提问于2021-07-23得票数 1
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我们正在开发一个用VHDL编写的流水线处理器，我们在模拟器上的定时、同步和寄存器方面有一些问题(代码不需要被合成，因为我们只在模拟器上运行)。假设我们有两个处理器阶段，A和B，中间有一个管道寄存器：
流水线寄存器R是寄存器，因此在时钟上升边缘改变它的状态。处理器级B是一个复杂的阶段，有它自己的状态机，因此，改变它的状态并在VHDL进程中进行操作，由时钟上升边缘控制。我们希望B改变其状态并在t= 1处生成
浏览 1提问于2016-12-13得票数 0
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简单的问题:我构建了一个准处理器模拟器，它采用优先图，确定优先级(和“就绪”指令)，在可用功能单元上调度任务，等等。但我意识到我应该把它构建在DES引擎之上，因为我没有能力(除了设置一个标志和检查每个“时钟滴答”上的每个节点)来说“在10个周期内做这件事”(即在预定义的时间发出信号并处理应该在未来发生的事件或当达到预定的标准时我显然可以自己实现这一点；构建一个“事件”类，将它们放在一个队列中，在<e
浏览 1提问于2012-07-01得票数 5
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当用VHDL测试一个简单的生命实现游戏时，GHDL仿真的空测试台挂有100%的CPU使用率，打印出“测试结束”消息。
浏览 3提问于2013-07-25得票数 3
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下面的VHDL代码是一个简单的交换程序。但它并没有交换a和b的输入。我已经在评论中给出了成绩单的价值。library ieee; port(a,b: inout integer); signal s : std_logic; variabl
浏览 0提问于2016-02-27得票数 1
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用VHDL实现图像处理流水线
、、、、
我目前正在尝试用VHDL开发一个Sobel滤波器。我使用的是一张存储在BRAM中的640x480图片。该算法使用图像的3x3像素矩阵来处理每个输出像素。我的问题是，我目前只知道将图像放入BRAM中，其中BRAM的每个地址都包含一个像素值。这意味着我每个时钟只能读取一个像素。我的问题是，我正在尝试流水线数据，所以理想情况下，我需要能够在每个时钟获得三个像素值(图片的每行一个<
浏览 0提问于2015-04-08得票数 2
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我正在开发一个vhdl模块。我遇到的问题是，在最后一个时钟周期，sum值没有将最终输入值相加。我需要在时钟的上升沿使输出为高电平。更新:我处理了sum整数，并在过程中将其更改为变量，而不是架构中的整体信号。这似乎起到了作用。但由于我使用的是ISim和ISE项目导航器，因此无法跟踪流程中的变量。
浏览 2提问于2013-03-14得票数 0
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