我正在尝试使用vivado的模拟工具来模拟Vivado的浮点IP核。我的测试平台如下： `timescale 1ns / 1ps
reg sys_clk;wirem_axis_result_tvalid
浏览 28提问于2020-08-25得票数 0
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我在Linux上，我用的是questasim 2012.2b。=> b_dsp, p => p_dsp -- full precision 每次我尝试用questasim模拟上面的情况时在查找时，我确实发现了一个名为：dsp_c.vhd的文件，它看起来像.xci文件的模拟包装器。我的问题是不是太老了？尝试通过tcl获取编译后的文件：
compile_s
浏览 1提问于2015-07-10得票数 1
让我们假设，我有一个vivado项目，设置如下：
design.instantiated 创建了一个块togetherexported --一些IP核，并将它们连接到了togetherexported--我想从块设计中获得的IO--在层次结构浏览器中单击了块设计，并创建了一个高密度脂蛋白包装器，使用IP包创建了一个表示打包的IP核的"component.xml“文件。(Tool->Package &g
浏览 3提问于2020-06-02得票数 0
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询问IP核的FPGA设计
、、、、
我是Verilog的新手，也是FPGA，目前正在从事他们参与的项目。我正在为广播标准DVB-S2进行信道编码块，包括BCH编码器、扰码器和BBheader插入。我正在使用Vivado 2015.4进行硬件设计和Zynq-7000 ZC702评估工具包，我想知道：
是否有必要将作为块的IP核与处理单元连接(对于Vivado 2015.4是ZynQ-7000)当你们都在Vivado上设计了自己的<e
浏览 0提问于2018-10-15得票数 1
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我有一个行为模拟，它将模拟后所需的所有信息存储在一个.txt文件中。我需要运行这个模拟大约8000次与不同的参数，这是在MATLAB中生成的。我想运行一个具有不同参数的TCL脚本。到目前为止我所拥有的是：system('C:/Xilinx/Vivado/2015.4/bin/viva
浏览 4提问于2016-04-20得票数 1
我有下面的包，它定义了一个二维数组类型和一些随机函数，它返回一个初始化的二维数组。return a;
end package body matrix; 在下面的示例中，我尝试将函数initmatrix的返回值赋给一个信号不过，这有一些奇怪的行为。(将函数的返回值赋给信号)似乎只对多维数组无效。我使用的是Vivado 2020.2，除了内置到Vivado中的模拟
浏览 29提问于2021-02-12得票数 0
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假设我的VHDL代码中有一个不动点值，它被定义为std_logic_vector。我知道我最后的4位是小数。当我使用模拟器时，它当然不会将最后的4位看作小数，在模拟中是否有可能改变它，使仿真知道第三位的值为0.5，第二位的值为0.25，等等？
浏览 0提问于2016-10-29得票数 2
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一家供应商正在使用一种工具，可以将一些代码编译成原始的VHDL。他们不希望我看到原始代码，而是希望对输出文件进行加密。目前，他们使用Vivado将其加密到EDIF网表中。在实现设计时，这是很好的；我把它当作一个黑盒，使用i/o的包装器并写入位流。他们向我保证他们的黑匣子设计是可行的。我确实看到我的资源使用量达到了我的预期，但是我想模拟和
浏览 79提问于2016-05-12得票数 1
1回答
所以我已经从Vivado 2015.4升级到了2016.2。我使用Vivado编译加密IP的模拟文件。我注意到的第一件事是，在我的项目流程中，生成的模拟文件现在是verilog，这可能是我问题的根源，因为我通常模拟VHDL。我的.tcl脚本将构建项目并添加模拟文件：
vlog top/top.srcs/sources_1&#x
浏览 4提问于2016-10-12得票数 2
我有以下类型我在我的实体中使用的方法如下： q : out std_logic_vector(data_width - 1 downto 0)我正在使用Vivado 2017.1并已将文件标记为VHDL 2008。这些文件合成得很好，但是在试图运
浏览 0提问于2017-12-27得票数 3
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在下面的代码中，我将cipher_temp2初始化为整数值1，但是当我模拟我的代码时，我看到cipher_temp2的值被初始化为0，而不是0。我找不出哪里出错了。
浏览 7提问于2017-01-17得票数 0
我是Xilinx Vivado和Zybo的新用户。我遵循了以下链接中的教程：和it works well。
然后，我为GPIO添加了一个通道，并将其与交换机连接。
浏览 6提问于2015-08-13得票数 0
让我们假设你有一个非axi总线的RTL核心的verilog或vhdl文件，并将它们添加到你的vivado项目，并成功地编译rtl源文件使用合成和小心取消和不运行实现阶段。现在我尝试使用vivado菜单将所有verilog或vhdl打包到一个vivado用户IP中： Tools->Create-and-Package-new-ip 打包选项:将当前项目打包为创建新IP定义的源<
浏览 49提问于2019-06-21得票数 1
使用linux find命令，如何匹配路径中包含字符串'/ip/axi_pcie_0/‘的任何子目录？ 示例查找输出： ./rtl/vlog/vivado.2020.a02/vivado.2020.a02.srcs/sources_1/ip/axi_pcie_0
./rtl/vlog/vivado.2020.a02
浏览 26提问于2020-11-21得票数 0
更新java和python版本的sudo apt-get install -y python3-pip sudo apt-get install -y libstdc++6install -y libgtk2.0-0注意:如果没有ibtinfo5，应用程序将无法启动，没有libncurses5，模拟将失败/install_drivers从git 获取板包
从vivado-board-主包复制文
浏览 28提问于2022-01-19得票数 0
我正在尝试使用vivado提供的分布式内存生成器来存储一些数据。但ROM之外的模拟始终是'xxx‘。这是我的IP设置：
`timescale 1ns/1psreg clk;wire [11:0] out;
10011101:100000000010;
10011110:1000
浏览 3提问于2019-11-01得票数 0
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Vivado模拟波形
、、、
关于vivado模拟的简单问题。 是否可以在VIVADO中继续波形模拟，一旦保存/关闭并重新打开它？ 我只能重新打开它，但一旦打开就无法重新运行。
浏览 11提问于2019-01-24得票数 0
我在vivado HLS中实现了这个循环计算。我导出这个模块并在vivado中运行合成。我想知道为什么结果有很大的不同？
浏览 7提问于2022-03-08得票数 0
我正在使用xlininx的vivado xls创建一个top函数。在我的项目中有5个文件：
1- util.c
浏览 4提问于2019-11-29得票数 0
2回答
当我尝试运行合成时，我得到一个意外的错误。:buildCustomizationInfo(HSTVector<std::string, std::allocator<std::string> >&, HACGCCustomizerBase::IP_FlowloadCustomizationData(HSTVector<std::string, std::allocator<std::string> >&, HDGUIStatus&, HACGCCustomizerBase::IP
浏览 6提问于2017-03-06得票数 0
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