如何从系统verilog接口传递不同策略的多个时钟块？

interface MyInterface;
  logic clk1;
  logic clk2;
  logic reset;
  // 其他信号定义
endinterface

module MyModule(input MyInterface intf);
  // 使用接口中的信号进行设计
endmodule

module TopModule;
  MyInterface intf();
  MyModule dut(intf);
endmodule

module TopModule;
  MyInterface intf();
  MyModule dut(intf);
  
  always #10ns clk1 = ~clk1; // 时钟策略1，每10ns翻转一次
  always #5ns clk2 = ~clk2; // 时钟策略2，每5ns翻转一次
endmodule

module TopModule;
  MyInterface intf();
  MyModule dut(intf);
  
  always #10ns intf.clk1 = ~intf.clk1; // 时钟策略1，每10ns翻转一次
  always #5ns intf.clk2 = ~intf.clk2; // 时钟策略2，每5ns翻转一次
endmodule