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回答
用LUTs实现FPGA实现查找表
、
我想在FPGA中实现一个8到1的
多路复用
器。
多路复用
器的输入是常量,所以我改用查找表。谢谢
浏览 0
提问于2014-08-07
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1
回答
什么是Autosar中的IPDUM?如何对多个IPDU进行复用?
、
、
在阅读autosar中的ComStack时,我开始了解IPDUM
模块
。我阅读了技术参考,但它仍然不清楚IPDUM的功能以及如何使用不同的IPDUM进行
多路复用
。我知道
多路复用
/
多路复用
或选择器字段,但这是如何在这里链接的?
浏览 6
提问于2021-03-01
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1
回答
Verilog调用另一个
模块
中的
多路复用
器
模块
我正在尝试使用Verilog构建一个
模块
,该
模块
在接近尾声时调用
多路复用
器(已经设计好了,也在文件中)。但是,当我调用
多路复用
器并为其分配输入时,我得到一个错误消息: .MUX_in[0](inv_ymux),
浏览 1
提问于2013-01-26
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1
回答
“复用异步体系结构”是如何异步的?
、
、
、
来自
多路复用
(或
多路复用
)是在通信链路上以单一复杂信号的形式同时发送多个信号或信息流的一种方式;接收机
浏览 5
提问于2017-09-11
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1
回答
SystemVerilog通用复用器
、
我试图想出一种方法来定义一个可综合的通用
多路复用
器(作为一个函数或
模块
),它可以与SystemVerilog中的电线和打字机(枚举、结构)一起使用。这使我感到相当痛苦,因为每次我需要将类型化变量连接到
多路复用
器
模块
时,我就不得不来回转换它们。
浏览 1
提问于2015-08-19
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1
回答
Verilog没有给出预期的结果
、
、
内部
模块
是一个8位
多路复用
器,顶部
模块
用于测试
多路复用
器。它应该显示11110000,但每次都显示xxxxxxxx。我该如何解决这个问题?posedge CLK) begin in0 = 8'b11110000; end endmodule 这是mux
模块
浏览 19
提问于2020-04-24
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1
回答
Systemverilog中的双向赋值
、
、
我需要创建
多路复用
块,与输入输出引脚的工作。我的
模块
有n个输入和n个输出,我希望能够在不同的输出之间切换。我想做的是: alias net_out = (config) ?
浏览 1
提问于2018-06-25
得票数 0
1
回答
当(同一定时器的)其他通道具有i2c交替功能时,我可以使用不同的定时器通道吗
、
、
、
、
我的嵌入式设备在以下引脚上有i2cGPIO_3 => GPT0_CH3 => configured as i2c SCLGPIO_0 => GPT0_CH0 => configured as PWM Led以下配置能否正常工作?它会对i2c的行为产生影响吗? 我希望他们使用相同的GPT
浏览 1
提问于2017-10-03
得票数 0
1
回答
Beaglebone P8_3 to P8_10不能使用Adafruit_BBIO进行切换
在我的beaglebone rev c 4 4gb上成功安装adafruit_bbio后,用Ubuntu和simplecv,写了一个python代码,它将切换16个P8_3到P8_18的LED,前8个P8_11引脚没有根据我的代码切换,但rest P8_11到P8_18切换完美!有任何帮助吗?
浏览 0
提问于2015-10-22
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2
回答
如何在内核
模块
中支持udev?
、
我正在移植一个linux内核
模块
。它曾经为自己创建一个设备文件(使用来自内核空间的syscall的肮脏的hack),但现在我想在udev中完成这项工作。我在哪里可以找到在内核
模块
中支持udev的文档? 请注意,
模块
本身不是设备驱动程序。它充当一组驱动程序的
多路复用
器。因此,默认的设备注册方式(即pci方式)不适合我的任务。
浏览 3
提问于2010-05-05
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1
回答
在VHDL中链接(2)
模块
之间的bidr端口
、
、
、
、
使用2:1
多路复用
器,我的FPGA一次只选择一个设备输入(地址和数据),并且选择是基于FPGA的外部信号。我还有一个单独的解码器和寄存器
模块
,微处理器可以读取和写入。因此,我的问题是,如何使用端口映射分配将来自
多路复用
器的bidir输出信号链接到更高级别的解码器/寄存器bidir输入
模块
。
浏览 42
提问于2020-05-30
得票数 0
1
回答
什么是
多路复用
和非
多路复用
地址引脚?
在以下问题中 什么是
多路复用
地址引脚和非
多路复用
地址引脚?
浏览 98
提问于2010-06-30
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2
回答
如何在libavformat中设置复用器选项?
、
我正在尝试使用libavformat
多路复用
器"hlsenc.c"...通过查看
多路复用
器的代码,似乎
多路复用
器通过AVOption机制支持参数...例如,hlsenc.c
多路复用
器支持一个名为“hls_time(似乎互联网上的所有示例都在设置编解码器的选项...我想在
多路复用
器上设置选项)。
浏览 4
提问于2013-10-19
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1
回答
OCaml中
模块
间的动态切换
、
我在OCaml中有一个
模块
,它由另一个
模块
参数化,它表示一个数据结构(H = Hashtable,M= Map,L= LossyMap)。现在让我们通过命令行选择这个数据结构。我创建主处理
模块
的方式是:module MapSampler = MakeSampler(MapMatrix不幸的是,在这两者之间进行
多路复用
的代码很难看:| "Hashtable&qu
浏览 5
提问于2017-12-03
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1
回答
使用
多路复用
器时的Arduino内存问题
、
当前设置具有5个
多路复用
器,每个
多路复用
器具有3行16位。问题是默认库只支持一个
多路复用
器。我认为这是因为库中使用的_shiftReg变量在所有5个
多路复用
器之间共享,而不是仅应用于一个
多路复用
器。我尝试通过将_shiftReg变量添加到库的头文件来修改库以支持多个
多路复用
器。这解决了问题,但这也是一个新问题出现的地方。 有控制几乎所有输入和输出的开关。我传递了它必须控制的输入和输出的
多路复用
器。然而,这会导致我添加的每个切换的内存使用量大幅增加。我认为这是因为
浏览 0
提问于2016-05-14
得票数 1
1
回答
为什么启用SPDY的页面加载速度不快?
、
、
我刚刚在nginx,如在SPDY
模块
站点上解释的那样上启用了SPDY
模块
。我希望在我的网站上提高速度,但我没有注意到。这是通过对网页子资源的传输进行排序和
多路复用
来实现的,这样每个客户端只需要一个连接。 会发生什么?这正常吗?如果传输是
多路复用
的,那么不应该更快地获取资源吗?
浏览 0
提问于2013-12-13
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3
回答
术语
多路复用
在计算机科学中是什么意思?
、
、
多路复用
(以其抽象形式)是什么意思?我知道你们有硬件上的“
多路复用
器”和网络上的“
多路复用
”。什么是好的高级定义?
浏览 1
提问于2010-03-01
得票数 16
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1
回答
无法导出gpio引脚
、
ash: write error: Device or resource busy 据我所知,引脚没有被任何
模块
使用,但我可能错了。我探测到了硬件线路,电压也在变化,处理器似乎在向线路驱动什么。根据用户手册的引脚不是
多路复用
的,而且是“通用的”。
浏览 8
提问于2014-04-15
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2
回答
将数据从一个串行端口
多路复用
/多路分解到“虚拟”端口
仪器A和B相似(使用相同的命令和
模块
)。我正在使用Python来控制一切。在测试期间,我有额外的电缆,以便我可以将每个仪器连接到BBB上的单独端口,但这在最终设置中是不可能的。我的想法是
多路复用
3个串行连接,例如通过在命令/应答中添加前缀A_/B_/C_。这我能做到。仪器A和B的通信和处理是由相同的Python
模块
完成的,该
模块
具有一个接受串行端口(即,/dev/ttyO4)作为参数之一。我显然需要适应这一点。我需要找到一种方法来允许不同的
模块
访问三个“虚
浏览 1
提问于2019-06-19
得票数 1
1
回答
Yosys的加/基优化
、
我有以下非常简单的verilog
模块
,它根据输入op执行a+b或a+b。a-b : a+b;现在,当我使用yosys (下面的脚本版本)合成这段代码时,我得到了两个$alu
模块
,它们都是由输入a和b提供的,其中一个
模块
断言了它的CI和BI输入。输出r使用
多路复用
器产生。因此,我尝试了共享命令(在上面的脚本中注释掉),实际上两个$alus合并为一个,但是现在我在输入a和b 上得到了一个奇怪的(冗余)
多路复用
器结构。
浏览 7
提问于2020-09-03
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