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我是fpga编程的新手，我想知道如何让我的fpga设计具有可分布性。这是我脑海中的场景。我有一个计算机网络，每个计算机都部署了一个基于fpga的外围设备。我想定期更新外围设备上的fpga设计。我有一个fpga的小型开发工具包，它附带了一个加载示例设计文件的可执行文件(它是Altera fpga FYI)。有人知道我是如何创建这样一个可执行文件的吗？我正在使用Xilinx ISE进行fpga开发。主机
浏览 4提问于2014-11-27得票数 1
我使用的是zynq7000家族的fpga，我想把数据从我的fpga写到微米ddr3 sdram存储器，而不使用PS逻辑(只使用PL) --我对基于存储器的设计很陌生，我可以帮助使用PL或任何参考来设计逻辑
浏览 6提问于2021-07-14得票数 0
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我在FPGA .Currently上设计高速FIR滤波器，采样率为3600 My。但是设备支持的时钟是350MHZ.Please，它建议如何对FIR滤波器进行多次实例化或并行实现，以满足设计要求。
浏览 3提问于2014-01-23得票数 0
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用例场景会是什么样的呢？我知道在用户手册中有很多关于这方面的信息，但我是个初学者，不知道如何处理这些信息。谢谢您抽时间见我。
浏览 3提问于2015-04-30得票数 1
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我目前正在为Pynq-Z1 FPGA板开发AES加密核心。我想看看FPGA逻辑中的逻辑路由和时序总结的设计。
我感谢任何反馈和引用任何应用程序说明，这可能进一步提高我的FPGA
浏览 0提问于2018-06-28得票数 0
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我们不建议在FPGA/CPLD设计中使用锁存器，因为它们可能导致计时问题。test <= '0'; test <= '1';end process;
那么，为什么FPGA中的锁存被认为是一种丑陋的设计呢？
浏览 5提问于2014-03-31得票数 0
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用于模拟和开发硬件和协议的工具
、、、、
我想涉足硬件和协议的设计，特别是无线mesh网络的设计。有没有一种基于软件的替代方法来设置FPGA并为其编写代码？是否有适合为此类设备编写/设计协议的工具？
澄清:我正在寻找免费的，最好是开源的工具。
浏览 1提问于2008-10-03得票数 2
我正在设计一个9抽头的FIR滤波器，我已经用MATLAB得到了滤波器系数
-0.0041 0.0077 0.0893 0.2433 0.3276 0.2433 0.0893
浏览 1提问于2015-10-07得票数 1
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所有这些免费的解决方案都是基于CPU和操作系统。当然，他们也需要一些时间来启动。但是，我想知道真正的系统是如何立即启动的？他们是在设计中使用FPGA，还是使用特殊的嵌入式Linux？CPU或FPGA
谢谢
浏览 0提问于2019-07-08得票数 1
我正在研究一种有损压缩器，我想知道哪一种方式更适合设计，第一种是将数据传输到全局内存，直到所有数据被处理为止，第二种方法是使用管道或通道传递数据。
浏览 13提问于2022-03-10得票数 2
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我需要与基于AXI-burst接口的FPGA设备通信。有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备？猝发是AXI标准的固有属性，通常应在传输大量数据时自动触发。更大的问题是，FPGA被设计成只响应AXI总线上的突发请求。因此，当应用程序尝试顺序复制时，这会在Linux上导致严重的问题。我已经尝试过memcpy，但它不起作用。
浏览 5提问于2014-03-13得票数 5
我正在研究如何做一个高效的FPGA项目(朝着ASIC设计的方向)，其中包括简单的32位二进制数的除法运算。我的问题是，LUT实际上是可以在ASIC设计中综合的？这是不是需要除法运算的芯片呢？
浏览 9提问于2016-11-10得票数 0
您好，我试图集成一个NIOSll处理器在我已经存在的现场可编程门阵列设计，以便最终我有一个单一的现场可编程门阵列解决方案。我有一个用VHDL语言设计的信号监控单元，我需要将创建的设计连接到NIOSll处理器上进行计算并显示结果。我已经找到了单独做事情的方法，但我希望这两个元素都在单个FPGA中。这是可能的吗？请看这张图片。red内部的部分是我想要实现的。
浏览 2提问于2012-04-23得票数 0
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我需要与基于AXI突发接口的FPGA设备通信.有什么方法可以在不涉及DMA的情况下通过Linux访问这样的设备？突发是AXI标准的固有属性，通常在传输大量数据时会自动触发。更大的问题是FPGA的设计使其只对AXI总线上的突发类型请求作出响应。因此，当应用程序尝试顺序复制时，这会在Linux上引起严重的问题。P.S.我已经试过memcpy了但不起作用。
浏览 0提问于2014-01-22得票数 2
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我想用VHDL实现一个使用环形振荡器的PUF，我想用不同的门延迟产生32个环形振荡器。我该怎么做呢？我的代码如下：for i in 0 to 31 generate generic map (delay => 200 ps , chain_len => 15) -- 200ps shall be random rst_i => s_rst, );
浏览 0提问于2015-05-04得票数 0
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我已经查看了关于BSCANE2在 (第169号7系列FPGA配置指南)的信息，我不知道如何使用它的基础上的描述。
我希望能够使用KC705板上的JTAG端口为我们的设计转换一些配置数据。我认为(基于上面链接的用户指南中的描述)，BSCANE2是我需要做的.但是我真的不明白为什么BSCANE2组件的所有引脚似乎都有错误的方向(TDO是一个输入，而所有其他的JTAG控制信号，如TCK、RESET最初，我认为从FPGA的JTAG端口信号到实例化的BSCANE2组件之间有一个隐式连接，但基于端口方向的情况似乎并非
浏览 3提问于2015-06-02得票数 2
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我是一名硕士研究生，目前正在做我的期末项目，我计划设计一个带有FPU的32位MIPS，并在Altera DE2-115 FPGA板上实现。我几乎完成了主要的MIPS核心设计，我只是不知道如何演示我的设计。运行一个程序，让我的MIPS计算一个非常精确的圆周率，并在LED上显示？
关于如何在FPGA中演示该设计，您有什么好主意吗？
浏览 3提问于2015-06-17得票数 0
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我有一个FPGA，它接受来自两个微控制器的8位地址和数据总线(两个都使用一个总线)。使用2:1多路复用器，我的FPGA一次只选择一个设备输入(地址和数据)，并且选择是基于FPGA的外部信号。看下面的图片，绿色的圆圈是我试图粘合在一起的。因为我是新人，所以我现在不能嵌入图片。
浏览 42提问于2020-05-30得票数 0
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我正在模拟一种基于处理器的设计，其中程序内存内容保存在BRAM中。我正在用VHDL (推理BRAMs)实现程序存储器。我尽量避免使用CoreGen，因为我想让设计保持可移植性。最终，这一设计将由FPGA完成。也请让我知道你的替代建议。
浏览 2提问于2012-05-12得票数 4
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